KR100240272B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 메모리 소자의 유전막 형성시 PMOS 트랜지스터에서 불순물의 투과 현상을 방지함과 더불어 열공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 N웰 및 P웰이 형성된 반도체 기판 상에 소자 분리막을 형성하는 단계; N웰 및 P웰 상에 게이트 절연막이 개재된 게이트를 형성하는 단계; N웰에 N형 불순물 이온을 주입하여 N형 게이트를 형성함과 더불어 N형 게이트 양 측의 기판에 N형 접합영역을 형성하는 단계; P웰에 P형 불순물 이온을 주입하여 P형 게이트를 형성함과 더불어 P형 게이트 양 측의 기판에 P형 접합영역을 형성하는 단계; 기판 전면에 절연막을 형성하는 단계; 절연막을 식각하여 N형 접합 영역의 일측을 소정 부분 노출시켜 스토리지 노드 전극용 콘택홀을 형성하는 단계; 콘택홀을 충전시킴과 더불어 절연막 상에서 소정의 형태로 패터닝된 스토리지 노드 전극을 형성하는 단계; 기판을 열처리하여 스토리지 노드 전극 상에 유전막을 형성함과 더불어 N형 불순물 이온 및 P형 불순물 이온을 활성화시키는 단계; 및, 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 열처리 공정을 단순화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조 공정시 트랜지스터의 소오스 및 드레인 영역을 형성하기 위하여 불순물 이온의 주입 후 열처리 할 경우, 열처리 공정에 의해 주입된 불순물이 확산되고, 또한 열처리 공정에 의해 산화막을 성정시켜 형성할 수도 있다. 예컨대, 반도체 기판에 비메모리 소자와 메모리 소자를 형성하는데 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 형성시 서로 다른 불순물이 도핑된 N형 및 P형의 듀얼 게이트와, N+접합영역과 P+접합영역은 불순물이 주입된 후 열처리 공정에 의해 불순물의 확산이 이루어진다. 이때, 열처리 공정은 800℃ 이상의 열공정이나 1,000℃ 이상의 급속 열처리 공정(Rapid Thermal Process; RTP)으로 진행된다. 또한, 메모리 소자의 형성시 캐패시터의 유전막은 800℃ 이상의 열공정에 의해 산화막이 성장되어 형성된다.
그러나, 상기한 바와 같은 메모리 소자의 유전막 형성시 P형 도핑된 게이트의 불순물이 게이트 절연막을 통과하여 P+접합영역으로 투과되는 문제가 발생한다. 이에 따라, PMOS 트랜지스터의 특성이 악화되고, 이러한 문제를 방지하기 위해서는 또다른 공정이 추가된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 메모리 소자의 유전막 형성시 PMOS 트랜지스터에서 불순물의 투과 현상을 방지함과 더불어 열공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : P웰 4 : N웰
5 : 게이트 절연막 6a, 6b : N형 게이트 및 P형 게이트
7a, 7b : N+접합영역 및 P+접합영역
8 : 산화막 스페이서 9, 13 : 제1 및 제2절연막
10 : 스토리지 노드 전극 11 : 유전막
12 : 플레이트 전극 100 : 캐패시터
14a, 14b, 14c : 금속 배선층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 N웰 및 P웰이 형성된 반도체 기판 상에 소자 분리막을 형성하는 단계; N웰 및 P웰 상에 게이트 절연막이 개재된 게이트를 형성하는 단계; N웰에 N형 불순물 이온을 주입하여 N형 게이트를 형성함과 더불어 N형 게이트 양 측의 기판에 N형 접합영역을 형성하는 단계; P웰에 P형 불순물 이온을 주입하여 P형 게이트를 형성함과 더불어 P형 게이트 양 측의 기판에 P형 접합영역을 형성하는 단계; 기판 전면에 절연막을 형성하는 단계; 절연막을 식각하여 N형 접합 영역의 일측을 소정 부분 노출시켜 스토리지 노드 전극용 콘택홀을 형성하는 단계; 콘택홀을 충전시킴과 더불어 절연막 상에서 소정의 형태로 패터닝된 스토리지 노드 전극을 형성하는 단계; 기판을 열처리하여 스토리지 노드 전극 상에 유전막을 형성함과 더불어 N형 불순물 이온 및 P형 불순물 이온을 활성화시키는 단계; 및, 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.
또한, 열처리 공정은 850℃ 이하, 바람직하게는 800℃ 이하의 저온에서 급속열처리 공정으로 노에서 진행한다.
상기한 본 발명에 의하면, 유전막이 저온 열처리 공정에 의해 형성됨과 더불어, 이러한 저온 열처리 공정시 접합영역에서 불순물들의 확산이 동시에 이루어진다. 이에 따라, N웰에서의 불순물 투과 현상이 방지될 뿐만 아니라, 소오스/드레인 열처리 공정이 생략됨에 따라 열처리 공정이 단순해진다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
제1a도에 도시된 바와 같이, 메모리 소자 영역(A)과 비메모리 소자 영역(B)이 정의된 반도체 기판(1) 상에 LOCOS(LOCal Oxidation of Silicon) 기술에 의해, 필드 산화막(2)이 형성된다. 그런 다음, 기판(1)에 P웰(3) 및 N웰(4)이 각각 형성되고, 기판 상에 게이트 절연막 및 제1폴리실리콘막이 형성된 후 패터닝되어, 메모리 소자영역(A) 및 비메모리 소자 영역(B)에 게이트 절연막(5)이 개재된 게이트(6)가 형성된다.
제1b도에 도시된 바와 같이, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역의 게이트(4)가 다른 극성을 갖도록, 먼저 P웰(3)에 N형 불순물 이온이 주입되어, N형 게이트(6a)가 형성됨과 더불어, N형 게이트(6a) 양 측의 기판(1)에 N+접합영역(7a)이 형성된다. 이때, N형 불순물 이온으로 P이온 또는 As 이온이 사용되고, N+접합영역(7a)은 NMOS 트랜지스터의 소오스 및 드레인 영역으로 작용한다. 그런 다음, N웰(4)에 P형 불순물 이온이 주입되어, P형 게이트(6b)가 형성됨과 더불어, P형 게이트(6b) 양 측의 기판(1)에 P+접합영역(7b)이 형성된다. 이때, P형 불순물 이온으로 B이온 또는 BF2이온이 사용되고, P+접합영역(7b)은 PMOS 트랜지스터의 소오스 및 드레인 영역으로 작용한다. 그런 다음, 게이트(6a,6b)의 양 측벽에 산화막 스페이서(6)가 형성된다.
제1c도에 도시된 바와 같이, 제1b도의 구조 상에 제1절연막(9)이 형성되고, 메모리 소자 영역(A)의 접합영역(7a)의 일측이 노출되도록 제1절연막(9)이 식각되어 스토리지 전극용 콘택홀이 형성된다. 그런 다음, 상기 콘택홀에 매립되도록 기판 전면에 제2폴리실리콘막이 증착된 후 패터닝되어, 스토리지 전극(10)이 형성된다. 그 후, 소정의 열처리 공정에 의해 기판 전면에 산화막으로 이루어지는 유전막(11)이 형성됨과 더불어, 상기 이온 주입된 불순물 이온들이 활성화되어 확산된다. 이때, 열처리 공정은 노(furnace)에서 진행되고, 또한 850℃ 이하, 바람직하게는 800℃ 이하의 저온에서 RTP로 진행된다.
제1d도에 도시된 바와 같이, 유전막(11) 상에 제3폴리실리콘막이 증착된 후, 제3폴리실리콘막 및 유전막(11)이 패터닝되어, 유전막(11) 상에 플레이트 전극(12)이 형성됨으로써 캐패시터(100)가 완성된다. 그런 다음, 기판 전면에 제2절연막(13)이 형성되고, 메모리 소자 영역의 접합영역(7a)의 다른 측과 비메모리 소자 영역(B)의 접합영역(7b)이 소정 부분 노출되도록 제2절연막(13)이 식각되어 콘택홀이 형성된다. 상기 콘택홀에 매립되도록 제2절연막(13) 상에 금속층이 증착된 후 패터닝되어, 금속 배선층(14a,14b,14c)이 형성된다.
상기 실시예에 의하면, 유전막이 저온 열처리 공정에 의해 형성됨과 더불어, 이러한 저온 열처리 공정시 접합영역에서 불순물들의 확산이 동시에 이루어진다. 이에 따라, PMOS 트랜지스터에서의 불순물 투과 현상이 방지될 뿐만 아니라, 소오스/드레인 열처리 공정이 생략됨에 따라 열처리 공정이 단순해진다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (4)
- N웰 및 P웰이 형성된 반도체 기판 상에 소자 분리막을 형성하는 단계; 상기 N웰 및 P웰 상에 게이트 절연막이 개재된 게이트를 형성하는 단계; 상기 N웰에 N형 불순물 이온을 주입하여 N형 게이트를 형성함과 더불어 상기 N형 게이트 양 측의 기판에 N형 접합영역을 형성하는 단계; 상기 P웰에 P형 불순물 이온을 주입하여 P형 게이트를 형성함과 더불어 상기 P형 게이트 양 측의 기판에 P형 접합영역을 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 N형 접합 영역의 일측을 소정 부분 노출시켜 스토리지 노드 전극용 콘택홀을 형성하는 단계; 상기 콘택홀을 충전시킴과 더불어 상기 절연막 상에서 소정의 형태로 패터닝된 스토리지 노드 전극을 형성하는 단계; 상기 기판을 열처리하여 상기 스토리지 노드 전극 상에 유전막을 형성함과 더불어 상기 N형 불순물 이온 및 P형 불순물 이온을 활성화시키는 단계; 및, 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 열처리 공정은 850℃ 이하의 저온에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 열처리 공정은 급속 열처리 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 열처리 공정은 노에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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