JP3899231B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スーパージャンクション構造部を有する半導体装置に関する。
【０００２】
【背景技術】
縦型ＭＯＳ電界効果トランジスタに代表される縦型半導体装置は、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御に使われる。縦型半導体装置のうち、スーパージャンクション構造部を備えたものが、例えば、特開平１１−２３３７５９号公報や特開平９−２６６３１１号公報に開示されている。スーパージャンクション構造部とは、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが交互に、半導体基板上に並ぶ構造のことである。この構造部によれば、シリコンリミットを超える性能を実現できるので、縦型半導体装置の低オン抵抗化を図るには有効である。
【０００３】
【発明が解決しようとする課題】
スーパージャンクション構造部は、終端にある半導体領域のところで、第１導電型の半導体領域と第２導電型の半導体領域とが交互に並ぶ構造が終わる。よって、スーパージャンクション構造部の終端にある半導体領域をいかにするかが問題となる。何ら手段を施さないと、第１導電型の半導体領域と第２導電型の半導体領域との接合耐圧より、電圧が大きくなると、スーパージャンクション構造部の終端にある半導体領域のところで、絶縁破壊が起こる。その結果、シリコンリミットを超える耐圧を実現できなくなるのである。
【０００４】
本発明の目的は、高耐圧な半導体装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明は、縦型半導体素子を備えた半導体装置であって、
ドレイン領域を構成する第１導電型の半導体基板と、
前記半導体基板下に形成された第１電極部と、
前記半導体基板上に形成され、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが交互に並ぶスーパジャンクション構造部であって、該スーパジャンクション構造部は、セルの形成部と、該セルの形成部の周辺に位置する周辺部とを有し、
前記セルの形成部上に形成された第２導電型の第３半導体領域と、
前記第３半導体領域に接して形成された第１導電型のソース領域と、
前記スーパジャンクション構造部の終端と距離を設けた位置にあり、かつ、前記第３半導体領域、前記ソース領域および前記周辺部の前記第２半導体領域と電気的に導通可能な第２電極部と、
前記周辺部上に形成され、該周辺部の前記第２半導体領域および前記第２電極部と電気的に導通可能な第２導電型の第４半導体領域と、を備える。
【０００６】
第１導電型の第１半導体領域と第２導電型の第２半導体領域とが、半導体基板上で交互に並ぶ構造部とは、スーパージャンクション構造部のことである。本発明は、構造部の終端と距離を設けた位置にあり、かつ、周辺部を構成する第２半導体領域と電気的に導通されている電極部を備える。このため、構造部の内部において、構造部の終端に向けて空乏層を広げることが可能となるほか、構造部のうち、電極部が配置されている側において、構造部の終端に向けて空乏層を広げることが可能となる。これにより、構造部のうち、電極部が配置されている側（つまり、構造部の表面近傍）の電界集中を緩和できるので、半導体装置の耐圧向上が可能となる。この結果、本発明によれば、シリコンリミットを超える耐圧を得ることが可能となる。
【０００７】
本発明は、前記周辺部上に形成され、該周辺部の前記第２半導体領域および前記第２電極部と電気的に導通可能な第２導電型の第４半導体領域を備える。
【０００８】
本発明によれば、スーパージャンクションにより基板内を完全空乏化できること、及び、基板表面近傍の空乏層を伸ばすことにより電界集中を緩和できる。よって、耐圧を、さらに、向上させることが可能となる。
【０００９】
本発明は、前記周辺部の内部に位置し、前記周辺部の前記第１半導体領域同士を導通させる、第１導電型の第５半導体領域を備える。
【００１０】
本発明によれば、半導体装置のＯＦＦ時に、半導体基板および電極部に電圧が印加されると、空乏層は、垂直電界と水平電界とに分割される。特に、水平電界により、低電圧時のリーク電流低減に効果がある。
【００１１】
【発明の実施の形態】
［参考例］
図１は、参考例の断面図である。参考例は、縦型ＭＯＳ電界効果トランジスタ１に本発明を適用している。縦型ＭＯＳ電界効果トランジスタ１の大まかな構造を説明する。縦型ＭＯＳ電界効果トランジスタ１は、多数のセル３９（つまり、多数の縦型半導体素子）で構成される。セル３９は、縦型ＭＯＳ電界効果トランジスタ１の動作の一単位となる。セル３９は、図１の紙面に対して、左右方向および垂直方向に並んでいる。スーパージャンクション構造部１３は、セル３９の形成部１３ａと、形成部１３ａの周辺に位置する周辺部１３ｂと、を含む。参考例は、電極部３１と周辺部１３ｂのＰ型シリコン単結晶領域１５（１５ａ）とを接続することにより、電極部３１とＰ型シリコン単結晶領域１５（１５ａ）とを電気的に導通したことを特徴の一つする。
【００１２】
次に、縦型ＭＯＳ電界効果トランジスタ１の詳細な構造を説明する。縦型ＭＯＳ電界効果トランジスタ１は、Ｎ+型ドレイン領域１１、スーパージャンクション構造部１３およびＮ+型ソース領域２１を備えている。Ｎ+型ドレイン領域１１は、シリコン基板に形成されている。このシリコン基板下には、例えば、アルミニウムからなる電極部１４が取り付けれている。
【００１３】
Ｎ+型ドレイン領域１１上には、スーパージャンクション構造部１３が位置している。スーパージャンクション構造部１３は、Ｐ型シリコン単結晶領域１５とＮ型シリコン単結晶領域１７とが、Ｎ+型ドレイン領域１１（シリコン基板）上で交互に並んでいる。Ｎ型シリコン単結晶領域１７は、ドリフト領域であり、電流はドリフト領域を流れる。スーパージャンクション構造部１３の終端１３ｂ１は、周辺部１３ｂに含まれている。
【００１４】
スーパージャンクション構造部１３の外側には、Ｎ型シリコン単結晶領域１２が位置している。Ｎ型シリコン単結晶領域１２が縦型ＭＯＳ電界効果トランジスタ１の側部となる。Ｎ型シリコン単結晶領域１２は、Ｎ型シリコン単結晶領域１７とＮ型不純物濃度が同じである。
【００１５】
セル３９の形成部１３ａ上には、Ｐ型シリコン単結晶領域１９が位置している。Ｐ型シリコン単結晶領域１９には、Ｎ型シリコン単結晶領域１７に到達するトレンチ２３が形成されている。トレンチ２３には、例えば、ポリシリコン膜からなるトレンチゲート電極２５が埋め込まれている。トレンチ２３の底面とトレンチゲート電極２５との間、およびトレンチ２３の側面とトレンチゲート電極２５との間には、例えば、シリコン酸化膜からなるゲート絶縁膜２７が形成されている。Ｐ型シリコン単結晶領域１９のうち、トレンチ２３の側面に沿った領域にチャネルが形成される。Ｎ+型ソース領域２１は、トレンチ２３の周囲であって、かつＰ型シリコン単結晶領域１９の表面に位置している。Ｐ型シリコン単結晶領域１９上および周辺部１３ｂ上には、例えば、シリコン酸化膜からなる絶縁膜２９が位置している。絶縁膜２９には、Ｎ+型ソース領域２１の一部およびＰ型シリコン単結晶領域１９の一部を露出させるコンタクトホール３７が形成されている。また、絶縁膜２９には、Ｐ型シリコン単結晶領域１５（１５ａ）を露出させるコンタクトホール３５が形成されている。Ｐ型シリコン単結晶領域１５（１５ａ）は、スーパージャンクション構造部１３の終端１３ｂ１から離れた位置にある。
【００１６】
絶縁膜２９上には、例えば、アルミニウムからなる電極部３１が位置している。電極部３１は、コンタクトホール３７、３９に充填されている。これらを介して電極部３１は、Ｎ+型ソース領域２１、Ｐ型シリコン単結晶領域１９、Ｐ型シリコン単結晶領域１５（１５ａ）と接続されている。
【００１７】
次に、参考例の主な効果を説明する。電極部３１は、スーパージャンクション構造部１３の終端１３ｂ１と距離を設けた位置にあり、かつ、周辺部１３ｂを構成するＰ型シリコン単結晶領域１５（１５ａ）と電気的に接続されている。このため、スーパージャンクション構造部１３の内部において、終端１３ｂ１に向けて空乏層を広げることが可能となるほか、スーパージャンクション構造部１３のうち、電極部３１が配置されている側において、終端１３ｂ１に向けて空乏層を広げることが可能となる。これにより、スーパージャンクション構造部１３のうち、電極部１３ｂ１が配置されている側（つまり、スーパージャンクション構造部１３の表面近傍）の電界集中を緩和できるので、縦型ＭＯＳ電界効果トランジスタ１の耐圧向上が可能となる。
【００１８】
参考例には、以下の変形例がある。
【００１９】
（１）Ｎ+型ソース領域２１、Ｐ型シリコン単結晶領域１９、Ｐ型シリコン単結晶領域１５（１５ａ）は、共通の電極部３１であるが、Ｐ型シリコン単結晶領域１５（１５ａ）の電極部と、Ｎ+型ソース領域２１、Ｐ型シリコン単結晶領域１９の電極部とを分離してもよい。
【００２０】
（２）周辺部１３ｂを構成するＰ型シリコン単結晶領域１５のうち、電極部３１と接続するＰ型シリコン単結晶領域１５（１５ａ）は、終端１３ｂ１と最も離れた位置にある。しかしながら、電極部３１と接続するＰ型シリコン単結晶領域１５（１５ａ）は、終端１３ｂ１と離れた位置にあれば、他の位置でもよい。
【００２１】
（３）トレンチゲート電極２５をゲート電極としてるが、平面ゲート電極をゲート電極としてもよい。
【００２２】
（４）縦型ＭＯＳ電界効果トランジスタ１に本発明を適用しているが、他の縦型半導体装置に本発明を適用することもできる。
【００２３】
（５）縦型ＭＯＳ電界効果トランジスタ１は、Ｎ型であるが、Ｐ型でもよい。
【００２４】
なお、これらの変形例は、次に説明する第１、２実施形態にも当てはまる。
【００２５】
［第１実施形態］
図２は、本発明の第１実施形態の断面図である。第１実施形態は、縦型ＭＯＳ電界効果トランジスタ３に本発明を適用している。図１に示す縦型ＭＯＳ電界効果トランジスタ１と同等の機能を有する部分には、同一符号を付している。縦型ＭＯＳ電界効果トランジスタ３が縦型ＭＯＳ電界効果トランジスタ１と相違する部分を説明し、同じ部分については説明を省略する。
【００２６】
周辺部１３ｂ上には、Ｐ型シリコン単結晶領域４１が形成されている。Ｐ型シリコン単結晶領域４１は、周辺部１３ｂを構成するＰ型シリコン単結晶領域１５と接続されている。Ｐ型シリコン単結晶領域４１のＰ型不純物濃度は、Ｐ型シリコン単結晶領域１５のそれと同じでもよいし、異なっていてもよい。電極部３１は、コンタクトホール３５を介してＰ型シリコン単結晶領域４１と接続されている。第１実施形態によれば、後のシミュレーションで説明するように、参考例よりも高耐圧化が可能となる。
【００２７】
［第２実施形態］
図３は、本発明の第２実施形態の断面図である。第２実施形態は、縦型ＭＯＳ電界効果トランジスタ５に本発明を適用している。縦型ＭＯＳ電界効果トランジスタ１、３と同等の機能を有する部分には、同一符号を付している。縦型ＭＯＳ電界効果トランジスタ５が縦型ＭＯＳ電界効果トランジスタ１、３と相違する部分を説明し、同じ部分については説明を省略する。
【００２８】
周辺部１３ｂを構成するＰ型シリコン単結晶領域１５は、それぞれ、Ｎ型シリコン単結晶領域４３により、上下に分離されている。Ｎ型シリコン単結晶領域４３を介して、Ｎ型シリコン単結晶領域１７同士が電気的に導通される。Ｎ型シリコン単結晶領域４３のＮ型不純物濃度は、Ｎ型シリコン単結晶領域１７のそれと同じでもよいし、異なっていてもよい。Ｎ型シリコン単結晶領域４３の形成方法は、例えば、以下のとおりである。スーパージャンクション構造部１３は、エピタキシャル成長層形成、エピタキシャル成長層にＮ型、Ｐ型イオンを選択的に注入、を繰り返すことにより形成される。Ｎ型シリコン単結晶領域４３は、これらの繰り返し工程の中で形成される。つまり、Ｎ型シリコン単結晶領域４３が形成されるべきエピタキシャル成長層形成工程後、周辺部１３ｂの全面にＮ型不純物をイオン注入すると、Ｎ型シリコン単結晶領域１７の一部と共に、Ｎ型シリコン単結晶領域４３が形成される。
【００２９】
第２実施形態によれば、縦型ＭＯＳ電界効果トランジスタ５のＯＦＦ時に、空乏層は、垂直電界と水平電界とに分割される。特に、水平電界により、低電圧時のリーク電流低減に効果がある。また、シミュレーションによれば、電圧５０Ｖ以下において通常よりもリーク電流を約１／３に低減できた。
【００３０】
［シミュレーション］
図４〜図１２のそれぞれ（Ａ）に示すスーパージャンクション構造部の周辺部についてシミュレーションを行った。図４の（Ａ）に示す周辺部（例１）は、参考例の縦型ＭＯＳ電界効果トランジスタ１と対応する。図５の（Ａ）に示す周辺部（例２）、図６の（Ａ）に示す周辺部（例３）、図７の（Ａ）に示す周辺部（例４）は、第１実施形態の縦型ＭＯＳ電界効果トランジスタ３と対応する。図８の（Ａ）に示す周辺部（例５）、図９の（Ａ）に示す周辺部（例６）、図１０の（Ａ）に示す周辺部（例７）は、第２実施形態の縦型ＭＯＳ電界効果トランジスタ５と対応する。図１１の（Ａ）に示す周辺部（例８）は、比較例である。図１２の（Ａ）に示す周辺部（例９）は、従来例である。
【００３１】
｛周辺部の条件｝
（例１の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５、１５（１５ａ）のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の深さ：１５μｍ
（例２〜例４の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５、１５（１５ａ）のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４．５μｍ、１５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の深さ：１４．５μｍ、１５μｍ
Ｐ型シリコン単結晶領域４１の深さ：０．５μｍ
図５のＰ型シリコン単結晶領域４１の横方向の長さ：５．０μｍ
図６のＰ型シリコン単結晶領域４１の横方向の長さ：１５μｍ
図７のＰ型シリコン単結晶領域４１の横方向の長さ：２５μｍ
（例５〜例７の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：１．０μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４μｍ
Ｐ型シリコン単結晶領域１５の幅：１．０μｍ
Ｐ型シリコン単結晶領域１５の深さ：１４μｍ
Ｐ型シリコン単結晶領域４１の深さ：１．０μｍ
図８〜図１０のＰ型シリコン単結晶領域４１の横方向の長さ：２５μｍ
図８〜図１０のＮ型シリコン単結晶領域４３の幅：１．０μｍ
図８〜図１０のＮ型シリコン単結晶領域４３の深さ：１．０μｍ
（例８の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４．５μｍ
Ｐ型シリコン単結晶領域１５の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５の深さ：１４．５μｍ
Ｐ型シリコン単結晶領域４１の深さ：０．５μｍ
Ｐ型シリコン単結晶領域４１の横方向の長さ：２５μｍ
（例９の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４．５μｍ
Ｐ型シリコン単結晶領域１５の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５の深さ：１４．５μｍ
｛耐圧特性｝
上記スーパージャンクション構造部の周辺部の耐圧特性（ドレイン電圧Ｖdとドレイン電流Ｉd）のシミュレーションをした。その結果を図４〜図１２の（Ｂ）のグラフに示す。なお、条件は、次のとおりである。
【００３２】
ゲート電圧：０Ｖ
ドレイン電圧：０〜３００Ｖの範囲において、０．５Ｖづつ電圧を上昇
ソース電圧：０Ｖ
ボディ電圧：０Ｖ
図４の（Ｂ）は、例１のスーパージャンクション構造部の周辺部の耐圧特性を示している。図４の（Ｂ）のグラフから分かるように、ドレイン電圧が１９５Ｖで、この構造は、絶縁破壊している。よって、上記条件において、この周辺部の耐圧は、１９５Ｖであることが分かる。なお、図４の（Ａ）の４５は等電位線であり、例１のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が１９０Ｖにおける電位分布を示している。等電位は、１０Ｖステップで分布している。図４の（Ａ）から分かるように、スーパージャンクション構造部の周辺部の全体に、等電位線４５が分布している。これは、スーパージャンクション構造部の周辺部が完全空乏化していることを意味している。このように、ドレイン電圧が１９０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３３】
図５の（Ｂ）は、例２のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２４０Ｖであることが分かる。なお、図５の（Ａ）の４５は等電位線であり、例２のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２３０Ｖにおける電位分布を示している。このように、ドレイン電圧が２３０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３４】
図６の（Ｂ）は、例３のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２７５Ｖであることが分かる。なお、図６の（Ａ）の４５は等電位線であり、例３の（Ａ）に示すスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２７０Ｖにおける電位分布を示している。このように、ドレイン電圧が２７０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３５】
図７の（Ｂ）は、例４のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２７５Ｖであることが分かる。なお、図７の（Ａ）の４５は等電位線であり、例４のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２７０Ｖにおける電位分布を示している。このように、ドレイン電圧が２７０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３６】
図８の（Ｂ）は、例５のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２５０Ｖであることが分かる。なお、図８の（Ａ）の４５は等電位線であり、例５のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２４０Ｖにおける電位分布を示している。このように、ドレイン電圧が２４０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３７】
図９の（Ｂ）は、例６のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２４５Ｖであることが分かる。なお、図９の（Ａ）の４５は等電位線であり、例６のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２４０Ｖにおける電位分布を示している。このように、ドレイン電圧が２４０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３８】
図１０の（Ｂ）は、例７のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２４５Ｖであることが分かる。なお、図１０の（Ａ）の４５は等電位線であり、例７のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２４０Ｖにおける電位分布を示している。このように、ドレイン電圧が２４０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３９】
図１１の（Ｂ）は、例８のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、４０Ｖであることが分かる。なお、図１１の（Ａ）の４５は等電位線であり、例８のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が約３５Ｖにおける電位分布を示している。このように、ドレイン電圧が約３５Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。但し、例８では、完全空乏化していなので、耐圧が低くなる。
【００４０】
図１２の（Ｂ）は、例９のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、１００Ｖであることが分かる。なお、図１２の（Ａ）の４５は等電位線であり、例９のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が約９５Ｖにおける電位分布を示している。このように、ドレイン電圧が約９５Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００４１】
これらの耐圧をグラフに表すと図１３のようになる。横軸は、Ｐ型シリコン単結晶領域４１の横方向の長さを示している。但し、例１（図４）は、Ｐ型シリコン単結晶領域４１を有しないが、表面部にＰ型シリコン単結晶領域１５（１５ａ）があるので、Ｐ型シリコン単結晶領域１５（１５ａ）の幅をＰ型シリコン単結晶領域４１の幅と見なしている。
【００４２】
例１０は、従来の通常の場合（片面階段接合）の耐圧を示している。片面階段接合の耐圧は、基板のうち、空乏層を広げる側の領域の不純物濃度で決定される。今回の基板のｎ型不純物濃度は、１×１０16／ｃｍ3であるから、Physics of Semiconductor Devices,S.M.Szeの第１０５頁によれば、理論上の最大耐圧は約６０Ｖ程度である。実際の耐圧は、不純物濃度分布、すなわち、拡散層の曲率形状やエピ厚みに依存して耐圧が６０Ｖ以下（約４０Ｖ）となる。
【００４３】
図１３を見れば分かるように、例１〜例７（本発明）によれば、例８（比較例）、例９（従来例）、例１０（従来の片面階段接合の例）と比べて、優れた耐圧になる。また、例２〜例７のように、Ｐ型シリコン単結晶領域４１を設ければ、例１のようにＰ型シリコン単結晶領域４１を設けない場合に比べて、耐圧を高くすることができる。
【図面の簡単な説明】
【図１】 本発明の参考例の断面図である。
【図２】 本発明の第１実施形態の断面図である。
【図３】 本発明の第２実施形態の断面図である。
【図４】 参考例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図５】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図６】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図７】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図８】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図９】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１０】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１１】 比較例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１２】 従来例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１３】 各スーパージャンクション構造部の周辺部における耐圧を示すグラフである。
【符号の説明】
１、３、５ 縦型ＭＯＳ電界効果トランジスタ
１１ Ｎ+型ドレイン領域
１２ Ｎ型シリコン単結晶領域
１３ スーパージャンクション構造部
１３ａ 形成部
１３ｂ 周辺部
１３ｂ１ 終端
１４ 電極部
１５（１５ａ） Ｐ-型シリコン単結晶領域
１７ Ｎ型シリコン単結晶領域
１９、１９ａ Ｐ型シリコン単結晶領域
２１ Ｎ+型ソース領域
２３ トレンチ
２５ トレンチゲート電極
２７ ゲート絶縁膜
２９ 絶縁膜
３１ 電極部
３５ コンタクトホール
３７ コンタクトホール
３９ セル
４１ Ｐ型シリコン単結晶領域
４３ Ｎ型シリコン単結晶領域
４５ 等電位線
【発明の属する技術分野】
本発明は、スーパージャンクション構造部を有する半導体装置に関する。
【０００２】
【背景技術】
縦型ＭＯＳ電界効果トランジスタに代表される縦型半導体装置は、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御に使われる。縦型半導体装置のうち、スーパージャンクション構造部を備えたものが、例えば、特開平１１−２３３７５９号公報や特開平９−２６６３１１号公報に開示されている。スーパージャンクション構造部とは、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが交互に、半導体基板上に並ぶ構造のことである。この構造部によれば、シリコンリミットを超える性能を実現できるので、縦型半導体装置の低オン抵抗化を図るには有効である。
【０００３】
【発明が解決しようとする課題】
スーパージャンクション構造部は、終端にある半導体領域のところで、第１導電型の半導体領域と第２導電型の半導体領域とが交互に並ぶ構造が終わる。よって、スーパージャンクション構造部の終端にある半導体領域をいかにするかが問題となる。何ら手段を施さないと、第１導電型の半導体領域と第２導電型の半導体領域との接合耐圧より、電圧が大きくなると、スーパージャンクション構造部の終端にある半導体領域のところで、絶縁破壊が起こる。その結果、シリコンリミットを超える耐圧を実現できなくなるのである。
【０００４】
本発明の目的は、高耐圧な半導体装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明は、縦型半導体素子を備えた半導体装置であって、
ドレイン領域を構成する第１導電型の半導体基板と、
前記半導体基板下に形成された第１電極部と、
前記半導体基板上に形成され、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが交互に並ぶスーパジャンクション構造部であって、該スーパジャンクション構造部は、セルの形成部と、該セルの形成部の周辺に位置する周辺部とを有し、
前記セルの形成部上に形成された第２導電型の第３半導体領域と、
前記第３半導体領域に接して形成された第１導電型のソース領域と、
前記スーパジャンクション構造部の終端と距離を設けた位置にあり、かつ、前記第３半導体領域、前記ソース領域および前記周辺部の前記第２半導体領域と電気的に導通可能な第２電極部と、
前記周辺部上に形成され、該周辺部の前記第２半導体領域および前記第２電極部と電気的に導通可能な第２導電型の第４半導体領域と、を備える。
【０００６】
第１導電型の第１半導体領域と第２導電型の第２半導体領域とが、半導体基板上で交互に並ぶ構造部とは、スーパージャンクション構造部のことである。本発明は、構造部の終端と距離を設けた位置にあり、かつ、周辺部を構成する第２半導体領域と電気的に導通されている電極部を備える。このため、構造部の内部において、構造部の終端に向けて空乏層を広げることが可能となるほか、構造部のうち、電極部が配置されている側において、構造部の終端に向けて空乏層を広げることが可能となる。これにより、構造部のうち、電極部が配置されている側（つまり、構造部の表面近傍）の電界集中を緩和できるので、半導体装置の耐圧向上が可能となる。この結果、本発明によれば、シリコンリミットを超える耐圧を得ることが可能となる。
【０００７】
本発明は、前記周辺部上に形成され、該周辺部の前記第２半導体領域および前記第２電極部と電気的に導通可能な第２導電型の第４半導体領域を備える。
【０００８】
本発明によれば、スーパージャンクションにより基板内を完全空乏化できること、及び、基板表面近傍の空乏層を伸ばすことにより電界集中を緩和できる。よって、耐圧を、さらに、向上させることが可能となる。
【０００９】
本発明は、前記周辺部の内部に位置し、前記周辺部の前記第１半導体領域同士を導通させる、第１導電型の第５半導体領域を備える。
【００１０】
本発明によれば、半導体装置のＯＦＦ時に、半導体基板および電極部に電圧が印加されると、空乏層は、垂直電界と水平電界とに分割される。特に、水平電界により、低電圧時のリーク電流低減に効果がある。
【００１１】
【発明の実施の形態】
［参考例］
図１は、参考例の断面図である。参考例は、縦型ＭＯＳ電界効果トランジスタ１に本発明を適用している。縦型ＭＯＳ電界効果トランジスタ１の大まかな構造を説明する。縦型ＭＯＳ電界効果トランジスタ１は、多数のセル３９（つまり、多数の縦型半導体素子）で構成される。セル３９は、縦型ＭＯＳ電界効果トランジスタ１の動作の一単位となる。セル３９は、図１の紙面に対して、左右方向および垂直方向に並んでいる。スーパージャンクション構造部１３は、セル３９の形成部１３ａと、形成部１３ａの周辺に位置する周辺部１３ｂと、を含む。参考例は、電極部３１と周辺部１３ｂのＰ型シリコン単結晶領域１５（１５ａ）とを接続することにより、電極部３１とＰ型シリコン単結晶領域１５（１５ａ）とを電気的に導通したことを特徴の一つする。
【００１２】
次に、縦型ＭＯＳ電界効果トランジスタ１の詳細な構造を説明する。縦型ＭＯＳ電界効果トランジスタ１は、Ｎ+型ドレイン領域１１、スーパージャンクション構造部１３およびＮ+型ソース領域２１を備えている。Ｎ+型ドレイン領域１１は、シリコン基板に形成されている。このシリコン基板下には、例えば、アルミニウムからなる電極部１４が取り付けれている。
【００１３】
Ｎ+型ドレイン領域１１上には、スーパージャンクション構造部１３が位置している。スーパージャンクション構造部１３は、Ｐ型シリコン単結晶領域１５とＮ型シリコン単結晶領域１７とが、Ｎ+型ドレイン領域１１（シリコン基板）上で交互に並んでいる。Ｎ型シリコン単結晶領域１７は、ドリフト領域であり、電流はドリフト領域を流れる。スーパージャンクション構造部１３の終端１３ｂ１は、周辺部１３ｂに含まれている。
【００１４】
スーパージャンクション構造部１３の外側には、Ｎ型シリコン単結晶領域１２が位置している。Ｎ型シリコン単結晶領域１２が縦型ＭＯＳ電界効果トランジスタ１の側部となる。Ｎ型シリコン単結晶領域１２は、Ｎ型シリコン単結晶領域１７とＮ型不純物濃度が同じである。
【００１５】
セル３９の形成部１３ａ上には、Ｐ型シリコン単結晶領域１９が位置している。Ｐ型シリコン単結晶領域１９には、Ｎ型シリコン単結晶領域１７に到達するトレンチ２３が形成されている。トレンチ２３には、例えば、ポリシリコン膜からなるトレンチゲート電極２５が埋め込まれている。トレンチ２３の底面とトレンチゲート電極２５との間、およびトレンチ２３の側面とトレンチゲート電極２５との間には、例えば、シリコン酸化膜からなるゲート絶縁膜２７が形成されている。Ｐ型シリコン単結晶領域１９のうち、トレンチ２３の側面に沿った領域にチャネルが形成される。Ｎ+型ソース領域２１は、トレンチ２３の周囲であって、かつＰ型シリコン単結晶領域１９の表面に位置している。Ｐ型シリコン単結晶領域１９上および周辺部１３ｂ上には、例えば、シリコン酸化膜からなる絶縁膜２９が位置している。絶縁膜２９には、Ｎ+型ソース領域２１の一部およびＰ型シリコン単結晶領域１９の一部を露出させるコンタクトホール３７が形成されている。また、絶縁膜２９には、Ｐ型シリコン単結晶領域１５（１５ａ）を露出させるコンタクトホール３５が形成されている。Ｐ型シリコン単結晶領域１５（１５ａ）は、スーパージャンクション構造部１３の終端１３ｂ１から離れた位置にある。
【００１６】
絶縁膜２９上には、例えば、アルミニウムからなる電極部３１が位置している。電極部３１は、コンタクトホール３７、３９に充填されている。これらを介して電極部３１は、Ｎ+型ソース領域２１、Ｐ型シリコン単結晶領域１９、Ｐ型シリコン単結晶領域１５（１５ａ）と接続されている。
【００１７】
次に、参考例の主な効果を説明する。電極部３１は、スーパージャンクション構造部１３の終端１３ｂ１と距離を設けた位置にあり、かつ、周辺部１３ｂを構成するＰ型シリコン単結晶領域１５（１５ａ）と電気的に接続されている。このため、スーパージャンクション構造部１３の内部において、終端１３ｂ１に向けて空乏層を広げることが可能となるほか、スーパージャンクション構造部１３のうち、電極部３１が配置されている側において、終端１３ｂ１に向けて空乏層を広げることが可能となる。これにより、スーパージャンクション構造部１３のうち、電極部１３ｂ１が配置されている側（つまり、スーパージャンクション構造部１３の表面近傍）の電界集中を緩和できるので、縦型ＭＯＳ電界効果トランジスタ１の耐圧向上が可能となる。
【００１８】
参考例には、以下の変形例がある。
【００１９】
（１）Ｎ+型ソース領域２１、Ｐ型シリコン単結晶領域１９、Ｐ型シリコン単結晶領域１５（１５ａ）は、共通の電極部３１であるが、Ｐ型シリコン単結晶領域１５（１５ａ）の電極部と、Ｎ+型ソース領域２１、Ｐ型シリコン単結晶領域１９の電極部とを分離してもよい。
【００２０】
（２）周辺部１３ｂを構成するＰ型シリコン単結晶領域１５のうち、電極部３１と接続するＰ型シリコン単結晶領域１５（１５ａ）は、終端１３ｂ１と最も離れた位置にある。しかしながら、電極部３１と接続するＰ型シリコン単結晶領域１５（１５ａ）は、終端１３ｂ１と離れた位置にあれば、他の位置でもよい。
【００２１】
（３）トレンチゲート電極２５をゲート電極としてるが、平面ゲート電極をゲート電極としてもよい。
【００２２】
（４）縦型ＭＯＳ電界効果トランジスタ１に本発明を適用しているが、他の縦型半導体装置に本発明を適用することもできる。
【００２３】
（５）縦型ＭＯＳ電界効果トランジスタ１は、Ｎ型であるが、Ｐ型でもよい。
【００２４】
なお、これらの変形例は、次に説明する第１、２実施形態にも当てはまる。
【００２５】
［第１実施形態］
図２は、本発明の第１実施形態の断面図である。第１実施形態は、縦型ＭＯＳ電界効果トランジスタ３に本発明を適用している。図１に示す縦型ＭＯＳ電界効果トランジスタ１と同等の機能を有する部分には、同一符号を付している。縦型ＭＯＳ電界効果トランジスタ３が縦型ＭＯＳ電界効果トランジスタ１と相違する部分を説明し、同じ部分については説明を省略する。
【００２６】
周辺部１３ｂ上には、Ｐ型シリコン単結晶領域４１が形成されている。Ｐ型シリコン単結晶領域４１は、周辺部１３ｂを構成するＰ型シリコン単結晶領域１５と接続されている。Ｐ型シリコン単結晶領域４１のＰ型不純物濃度は、Ｐ型シリコン単結晶領域１５のそれと同じでもよいし、異なっていてもよい。電極部３１は、コンタクトホール３５を介してＰ型シリコン単結晶領域４１と接続されている。第１実施形態によれば、後のシミュレーションで説明するように、参考例よりも高耐圧化が可能となる。
【００２７】
［第２実施形態］
図３は、本発明の第２実施形態の断面図である。第２実施形態は、縦型ＭＯＳ電界効果トランジスタ５に本発明を適用している。縦型ＭＯＳ電界効果トランジスタ１、３と同等の機能を有する部分には、同一符号を付している。縦型ＭＯＳ電界効果トランジスタ５が縦型ＭＯＳ電界効果トランジスタ１、３と相違する部分を説明し、同じ部分については説明を省略する。
【００２８】
周辺部１３ｂを構成するＰ型シリコン単結晶領域１５は、それぞれ、Ｎ型シリコン単結晶領域４３により、上下に分離されている。Ｎ型シリコン単結晶領域４３を介して、Ｎ型シリコン単結晶領域１７同士が電気的に導通される。Ｎ型シリコン単結晶領域４３のＮ型不純物濃度は、Ｎ型シリコン単結晶領域１７のそれと同じでもよいし、異なっていてもよい。Ｎ型シリコン単結晶領域４３の形成方法は、例えば、以下のとおりである。スーパージャンクション構造部１３は、エピタキシャル成長層形成、エピタキシャル成長層にＮ型、Ｐ型イオンを選択的に注入、を繰り返すことにより形成される。Ｎ型シリコン単結晶領域４３は、これらの繰り返し工程の中で形成される。つまり、Ｎ型シリコン単結晶領域４３が形成されるべきエピタキシャル成長層形成工程後、周辺部１３ｂの全面にＮ型不純物をイオン注入すると、Ｎ型シリコン単結晶領域１７の一部と共に、Ｎ型シリコン単結晶領域４３が形成される。
【００２９】
第２実施形態によれば、縦型ＭＯＳ電界効果トランジスタ５のＯＦＦ時に、空乏層は、垂直電界と水平電界とに分割される。特に、水平電界により、低電圧時のリーク電流低減に効果がある。また、シミュレーションによれば、電圧５０Ｖ以下において通常よりもリーク電流を約１／３に低減できた。
【００３０】
［シミュレーション］
図４〜図１２のそれぞれ（Ａ）に示すスーパージャンクション構造部の周辺部についてシミュレーションを行った。図４の（Ａ）に示す周辺部（例１）は、参考例の縦型ＭＯＳ電界効果トランジスタ１と対応する。図５の（Ａ）に示す周辺部（例２）、図６の（Ａ）に示す周辺部（例３）、図７の（Ａ）に示す周辺部（例４）は、第１実施形態の縦型ＭＯＳ電界効果トランジスタ３と対応する。図８の（Ａ）に示す周辺部（例５）、図９の（Ａ）に示す周辺部（例６）、図１０の（Ａ）に示す周辺部（例７）は、第２実施形態の縦型ＭＯＳ電界効果トランジスタ５と対応する。図１１の（Ａ）に示す周辺部（例８）は、比較例である。図１２の（Ａ）に示す周辺部（例９）は、従来例である。
【００３１】
｛周辺部の条件｝
（例１の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５、１５（１５ａ）のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の深さ：１５μｍ
（例２〜例４の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５、１５（１５ａ）のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４．５μｍ、１５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５、１５（１５ａ）の深さ：１４．５μｍ、１５μｍ
Ｐ型シリコン単結晶領域４１の深さ：０．５μｍ
図５のＰ型シリコン単結晶領域４１の横方向の長さ：５．０μｍ
図６のＰ型シリコン単結晶領域４１の横方向の長さ：１５μｍ
図７のＰ型シリコン単結晶領域４１の横方向の長さ：２５μｍ
（例５〜例７の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：１．０μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４μｍ
Ｐ型シリコン単結晶領域１５の幅：１．０μｍ
Ｐ型シリコン単結晶領域１５の深さ：１４μｍ
Ｐ型シリコン単結晶領域４１の深さ：１．０μｍ
図８〜図１０のＰ型シリコン単結晶領域４１の横方向の長さ：２５μｍ
図８〜図１０のＮ型シリコン単結晶領域４３の幅：１．０μｍ
図８〜図１０のＮ型シリコン単結晶領域４３の深さ：１．０μｍ
（例８の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４．５μｍ
Ｐ型シリコン単結晶領域１５の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５の深さ：１４．５μｍ
Ｐ型シリコン単結晶領域４１の深さ：０．５μｍ
Ｐ型シリコン単結晶領域４１の横方向の長さ：２５μｍ
（例９の周辺部の条件）
Ｎ+型ドレイン領域１１のｎ型不純物濃度：１×１０19／ｃｍ3
Ｎ型シリコン単結晶領域１２、１７のｎ型不純物濃度：１×１０16／ｃｍ3
Ｐ型シリコン単結晶領域１５のｐ型不純物濃度：１×１０16／ｃｍ3
Ｎ型シリコン単結晶領域１７の幅：０．５μｍ
Ｎ型シリコン単結晶領域１７の深さ：１４．５μｍ
Ｐ型シリコン単結晶領域１５の幅：０．５μｍ
Ｐ型シリコン単結晶領域１５の深さ：１４．５μｍ
｛耐圧特性｝
上記スーパージャンクション構造部の周辺部の耐圧特性（ドレイン電圧Ｖdとドレイン電流Ｉd）のシミュレーションをした。その結果を図４〜図１２の（Ｂ）のグラフに示す。なお、条件は、次のとおりである。
【００３２】
ゲート電圧：０Ｖ
ドレイン電圧：０〜３００Ｖの範囲において、０．５Ｖづつ電圧を上昇
ソース電圧：０Ｖ
ボディ電圧：０Ｖ
図４の（Ｂ）は、例１のスーパージャンクション構造部の周辺部の耐圧特性を示している。図４の（Ｂ）のグラフから分かるように、ドレイン電圧が１９５Ｖで、この構造は、絶縁破壊している。よって、上記条件において、この周辺部の耐圧は、１９５Ｖであることが分かる。なお、図４の（Ａ）の４５は等電位線であり、例１のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が１９０Ｖにおける電位分布を示している。等電位は、１０Ｖステップで分布している。図４の（Ａ）から分かるように、スーパージャンクション構造部の周辺部の全体に、等電位線４５が分布している。これは、スーパージャンクション構造部の周辺部が完全空乏化していることを意味している。このように、ドレイン電圧が１９０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３３】
図５の（Ｂ）は、例２のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２４０Ｖであることが分かる。なお、図５の（Ａ）の４５は等電位線であり、例２のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２３０Ｖにおける電位分布を示している。このように、ドレイン電圧が２３０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３４】
図６の（Ｂ）は、例３のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２７５Ｖであることが分かる。なお、図６の（Ａ）の４５は等電位線であり、例３の（Ａ）に示すスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２７０Ｖにおける電位分布を示している。このように、ドレイン電圧が２７０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３５】
図７の（Ｂ）は、例４のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２７５Ｖであることが分かる。なお、図７の（Ａ）の４５は等電位線であり、例４のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２７０Ｖにおける電位分布を示している。このように、ドレイン電圧が２７０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３６】
図８の（Ｂ）は、例５のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２５０Ｖであることが分かる。なお、図８の（Ａ）の４５は等電位線であり、例５のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２４０Ｖにおける電位分布を示している。このように、ドレイン電圧が２４０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３７】
図９の（Ｂ）は、例６のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２４５Ｖであることが分かる。なお、図９の（Ａ）の４５は等電位線であり、例６のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２４０Ｖにおける電位分布を示している。このように、ドレイン電圧が２４０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３８】
図１０の（Ｂ）は、例７のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、２４５Ｖであることが分かる。なお、図１０の（Ａ）の４５は等電位線であり、例７のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が２４０Ｖにおける電位分布を示している。このように、ドレイン電圧が２４０Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００３９】
図１１の（Ｂ）は、例８のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、４０Ｖであることが分かる。なお、図１１の（Ａ）の４５は等電位線であり、例８のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が約３５Ｖにおける電位分布を示している。このように、ドレイン電圧が約３５Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。但し、例８では、完全空乏化していなので、耐圧が低くなる。
【００４０】
図１２の（Ｂ）は、例９のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、１００Ｖであることが分かる。なお、図１２の（Ａ）の４５は等電位線であり、例９のスーパージャンクション構造部の周辺部を含む縦型ＭＯＳ電界効果トランジスタのＯＦＦ時において、ドレイン電圧が約９５Ｖにおける電位分布を示している。このように、ドレイン電圧が約９５Ｖにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【００４１】
これらの耐圧をグラフに表すと図１３のようになる。横軸は、Ｐ型シリコン単結晶領域４１の横方向の長さを示している。但し、例１（図４）は、Ｐ型シリコン単結晶領域４１を有しないが、表面部にＰ型シリコン単結晶領域１５（１５ａ）があるので、Ｐ型シリコン単結晶領域１５（１５ａ）の幅をＰ型シリコン単結晶領域４１の幅と見なしている。
【００４２】
例１０は、従来の通常の場合（片面階段接合）の耐圧を示している。片面階段接合の耐圧は、基板のうち、空乏層を広げる側の領域の不純物濃度で決定される。今回の基板のｎ型不純物濃度は、１×１０16／ｃｍ3であるから、Physics of Semiconductor Devices,S.M.Szeの第１０５頁によれば、理論上の最大耐圧は約６０Ｖ程度である。実際の耐圧は、不純物濃度分布、すなわち、拡散層の曲率形状やエピ厚みに依存して耐圧が６０Ｖ以下（約４０Ｖ）となる。
【００４３】
図１３を見れば分かるように、例１〜例７（本発明）によれば、例８（比較例）、例９（従来例）、例１０（従来の片面階段接合の例）と比べて、優れた耐圧になる。また、例２〜例７のように、Ｐ型シリコン単結晶領域４１を設ければ、例１のようにＰ型シリコン単結晶領域４１を設けない場合に比べて、耐圧を高くすることができる。
【図面の簡単な説明】
【図１】 本発明の参考例の断面図である。
【図２】 本発明の第１実施形態の断面図である。
【図３】 本発明の第２実施形態の断面図である。
【図４】 参考例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図５】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図６】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図７】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図８】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図９】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１０】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１１】 比較例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１２】 従来例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図１３】 各スーパージャンクション構造部の周辺部における耐圧を示すグラフである。
【符号の説明】
１、３、５ 縦型ＭＯＳ電界効果トランジスタ
１１ Ｎ+型ドレイン領域
１２ Ｎ型シリコン単結晶領域
１３ スーパージャンクション構造部
１３ａ 形成部
１３ｂ 周辺部
１３ｂ１ 終端
１４ 電極部
１５（１５ａ） Ｐ-型シリコン単結晶領域
１７ Ｎ型シリコン単結晶領域
１９、１９ａ Ｐ型シリコン単結晶領域
２１ Ｎ+型ソース領域
２３ トレンチ
２５ トレンチゲート電極
２７ ゲート絶縁膜
２９ 絶縁膜
３１ 電極部
３５ コンタクトホール
３７ コンタクトホール
３９ セル
４１ Ｐ型シリコン単結晶領域
４３ Ｎ型シリコン単結晶領域
４５ 等電位線
Claims (2)
- 縦型半導体素子を備えた半導体装置であって、
ドレイン領域を構成する第１導電型の半導体基板と、
前記半導体基板下に形成された第１電極部と、
前記半導体基板上に形成され、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが交互に並ぶスーパジャンクション構造部であって、該スーパジャンクション構造部は、セルの形成部と、該セルの形成部の周辺に位置する周辺部とを有し、
前記セルの形成部上に形成された第２導電型の第３半導体領域と、
前記第３半導体領域に接して形成された第１導電型のソース領域と、
前記スーパジャンクション構造部の終端と距離を設けた位置にあり、かつ、前記第３半導体領域、前記ソース領域および前記周辺部の前記第２半導体領域と電気的に導通可能な第２電極部と、
前記周辺部上に形成され、該周辺部の前記第２半導体領域および前記第２電極部と電気的に導通可能な第２導電型の第４半導体領域と、を備える、半導体装置。 - 請求項１において、
前記周辺部の内部に位置し、前記周辺部の前記第１半導体領域同士を導通可能な第１導電型の第５半導体領域を備える、半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383440A JP3899231B2 (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
| US10/015,917 US6639260B2 (en) | 2000-12-18 | 2001-12-17 | Semiconductor device having a vertical semiconductor element |
| US10/634,819 US6982459B2 (en) | 2000-12-18 | 2003-08-06 | Semiconductor device having a vertical type semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383440A JP3899231B2 (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184985A JP2002184985A (ja) | 2002-06-28 |
| JP3899231B2 true JP3899231B2 (ja) | 2007-03-28 |
Family
ID=18851093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383440A Expired - Lifetime JP3899231B2 (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6639260B2 (ja) |
| JP (1) | JP3899231B2 (ja) |
Families Citing this family (87)
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| JP3751463B2 (ja) | 1999-03-23 | 2006-03-01 | 株式会社東芝 | 高耐圧半導体素子 |
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| JP4924781B2 (ja) | 1999-10-13 | 2012-04-25 | 株式会社豊田中央研究所 | 縦型半導体装置 |
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| JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP2001244461A (ja) | 2000-02-28 | 2001-09-07 | Toyota Central Res & Dev Lab Inc | 縦型半導体装置 |
| JP4240752B2 (ja) * | 2000-05-01 | 2009-03-18 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| JP2001332726A (ja) | 2000-05-22 | 2001-11-30 | Hitachi Ltd | 縦形電界効果半導体装置及びその製造方法 |
| JP4764987B2 (ja) * | 2000-09-05 | 2011-09-07 | 富士電機株式会社 | 超接合半導体素子 |
| JP4285899B2 (ja) * | 2000-10-10 | 2009-06-24 | 三菱電機株式会社 | 溝を有する半導体装置 |
| JP4843843B2 (ja) * | 2000-10-20 | 2011-12-21 | 富士電機株式会社 | 超接合半導体素子 |
| JP3899231B2 (ja) * | 2000-12-18 | 2007-03-28 | 株式会社豊田中央研究所 | 半導体装置 |
| JP3973395B2 (ja) * | 2001-10-16 | 2007-09-12 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
-
2000
- 2000-12-18 JP JP2000383440A patent/JP3899231B2/ja not_active Expired - Lifetime
-
2001
- 2001-12-17 US US10/015,917 patent/US6639260B2/en not_active Expired - Lifetime
-
2003
- 2003-08-06 US US10/634,819 patent/US6982459B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020074596A1 (en) | 2002-06-20 |
| US6982459B2 (en) | 2006-01-03 |
| JP2002184985A (ja) | 2002-06-28 |
| US20040026735A1 (en) | 2004-02-12 |
| US6639260B2 (en) | 2003-10-28 |
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| A131 | Notification of reasons for refusal |
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|
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| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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