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JP5201307B2 - 半導体装置 - Google Patents

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Description

この発明は、大電力用縦型絶縁ゲート半導体装置に関する。より詳細には、トレンチとそこに形成される絶縁膜、トレンチに絶縁膜を介して埋め込まれる制御電極を有するトレンチゲートを有し、半導体基板内に超接合層を有するトレンチゲート型超接合半導体装置に関する。
近年、パワーエレクトロニクスの分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能の改善に力が注がれている。これらの高耐圧化、大電流化、低損失化が可能な電力用半導体装置の基板構造として、超接合型基板が知られている。また、電力用半導体装置の表面構造としては、プレーナ型あるいはトレンチ型ＭＯＳパワーデバイスが提案されている。
ここで、超接合型基板とは、第１導電型の半導体領域（たとえば、ｎ型のドリフト領域）と第２導電型の半導体領域（たとえば、ｐ型の仕切り領域）が交互に繰り返し接合された並列ｐｎ層である超接合層を含む半導体基板である。
上述した、超接合型半導体基板と縦型のトレンチ型ＭＯＳパワーデバイスの種類の構成を組み合わせた、超接合型トレンチゲートＭＯＳＦＥＴの構造により低オン抵抗化を図る技術が知られている。
たとえば、図１６に示すような、超接合層１６０１中のｐｎ接合とトレンチゲート１６０２とが直交するように配置された超接合型半導体基板を用いた半導体装置が知られている（たとえば、下記特許文献１、特許文献２参照。）。また、図１７〜図１９−２に示すような、各超接合層１７０１、１８０１、１９０１と各トレンチゲート１７０２、１８０２、１９０２とが平行になるように配置された超接合型半導体基板を用いた半導体装置が知られている（たとえば、下記特許文献３、特許文献４参照。）。このような構造の超接合型トレンチゲートを形成したＭＯＳＦＥＴによって、低オン抵抗を実現している。
特開２０００−２６０９８４号公報 特開２００５−１９５２８号公報 特開２００２−７６３３９号公報 特開２００１−３３２７２６号公報
しかしながら、ＭＯＳＦＥＴなどのユニポーラデバイスでは、単位面積あたりのオン抵抗とアバランシェ降伏電圧（耐圧）にトレードオフの相関関係があることが知られており、上述した特許文献１〜４に記載の半導体装置では、オン抵抗と耐圧にトレードオフの相関関係が存在する。そのため、低オン抵抗化を図ろうとすると耐圧が低下してしまう。一方、高耐圧化を図ろうとすると、オン抵抗が上昇してしまうという問題点があった。
たとえば、上述した特許文献４に記載の半導体装置の構成では、オン抵抗を低減することはできるが、耐圧が低下してしまうという問題点があった。これは、トレンチ底部が、半導体基板の電界強度が高くなる領域を横切るためである。さらに、シリコンやＳｉＣなどでは、オン抵抗と耐圧の両者共物理的に越えることのできない限界が存在することが知られている。以下では、この限界を半導体限界と称する。
ＭＯＳＦＥＴなどの半導体装置の設計に際しては、この半導体限界は、ＭＯＳＦＥＴなどの半導体装置の基板部の特性として考慮されている。しかし、ＭＯＳＦＥＴとして動作させた場合のＭＯＳチャネル部の電圧降下や耐圧低下の影響は考慮されていない。そのため、半導体装置のＭＯＳＦＥＴとしての特性が低下してしまうという問題点があった。
たとえば、図１９−１、図１９−２に示されるような構成では、図１８−１、図１８−２に示される構成と比べて、チャネル長が長くなっている。そのため、電圧降下が大きくなってしまう。
また、半導体装置は、製造上発生するばらつきの要素を考慮して設計されている。そのため、必ずしも、最もよい特性を発揮できる構造とはなっていないという問題点があった。
この発明は、上述した従来技術による問題点を解消するため、半導体装置のオン抵抗の上昇を抑制し、高耐圧化および特性のばらつきの低減を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板の上に設けられ、交互に配列された第１導電型半導体領域および第２導電型半導体領域を有する超接合層と、前記超接合層の上に設けられた第２導電型チャネル領域と、前記第２導電型チャネル領域の表面から形成され前記第１導電型半導体領域および前記第２導電型半導体領域に達し、底部が前記第１導電型半導体領域と前記第２導電型半導体領域との境界に亘って形成されているトレンチと、を備え、前記トレンチは、隣り合う前記境界にそれぞれ形成され、前記第２導電型半導体領域の上の前記第２導電型チャネル領域の不純物濃度は、前記第１導電型半導体領域の上の前記第２導電型チャネル領域の不純物濃度よりも高濃度であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの開口幅は、前記第１導電型半導体領域の中央から、前記境界で隣接する前記第２導電型半導体領域の、前記境界とは反対側の境界までの範囲よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの底部における最深部が、前記境界に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域の上の前記第２導電型チャネル領域の表面における、前記トレンチの開口縁にのみ形成された第１導電型ソース領域を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの開口縁に形成された第１導電型ソース領域と、前記第２導電型半導体領域の上の前記第２導電型チャネル領域の表面に、前記トレンチに接するように形成された第２導電型ボディ領域と、を備え、前記第２導電型ボディ領域は、前記第１導電型ソース領域と前記第２導電型チャネル領域との間に形成され、前記第１導電型ソース領域を囲むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの底部は、所定の曲率を有する底面であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体領域の上の前記第２導電型チャネル領域は、前記トレンチの底部よりも浅い位置に形成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域に達している前記トレンチの、当該第１導電型半導体領域に突き出している領域の深さ方向の長さが、１．５μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域に達している前記トレンチの、当該第１導電型半導体領域に突き出している領域の深さ方向の長さが、１．０μｍ以上であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記トレンチ内にゲート酸化膜を介して形成されるゲート電極を備えることを特徴とする。
上述した発明によれば、トレンチ底部の電解強度が高い部分と、接合層での電解強度の高い部分をずらした構成となっている。そのため、半導体装置の耐圧を上昇させることができる。また、上述した発明によれば、耐圧の値のばらつきを低減することができる。
また、上述した発明によれば、ＭＯＳチャネルが動作するのを防ぐことができる。そのため、半導体装置のオン抵抗の値のばらつきを低減することができる。また、上述した発明によれば、半導体装置の耐圧を上昇させ、耐圧の値のばらつきを低減することができる。
本発明にかかる半導体装置によれば、半導体装置のオン抵抗の上昇を抑制し、高耐圧化および特性のばらつきの低減を図ることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。以下では、第１導電型をｎ型、第２導電型をｐ型として説明する。
（実施の形態１）
まず、この発明の実施の形態１にかかる半導体装置の構成について説明する。図１は、この発明の実施の形態１にかかる半導体装置の構成の一例を示す説明図である。図１において、ｎ型半導体基板（第１導電型半導体基板）１０１の表面には、ｐ型仕切り領域（第２導電型半導体領域）１０２と、ｎ型ドリフト領域（第１導電型半導体領域）１０３とが交互に配列された超接合層が形成されている。以下の説明では、便宜上、超接合層のｐ型仕切り領域１０２とｎ型ドリフト領域１０３とが交互に配列されている方向を第１の方向とし、各ｐ型仕切り領域１０２および各ｎ型ドリフト領域１０３が伸びる方向を第２の方向とする。
ｐ型仕切り領域１０２とｎ型ドリフト領域１０３は、たとえば不純物濃度がそれぞれ３．０×１０15ｃｍ-3程度となっている。また、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３の幅はそれぞれ６μｍ程度であり、超接合層を構成する１つのｐ型仕切り領域１０２と１つのｎ型ドリフト領域１０３との幅は１２μｍ程度となっている。
ここで、ｐ型仕切り領域１０２あるいはｎ型ドリフト領域１０３の幅とは、第１方向の幅である。以下では、特に断りが無ければ、第１方向の幅を示すものとする。また、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３は、それぞれ第２の方向へその対辺まで伸びており、第１の方向に交互に繰り返し接合され、ストライプ状に形成されている。
超接合層の表面には、ｐ型チャネル領域（第２導電型チャネル領域）１０４が形成されている。このｐ型チャネル領域１０４の不純物濃度は、ｐ型仕切り領域１０２の上に形成されている領域の方が、ｎ型ドリフト１０３の上に形成されている領域よりも高濃度である。ｐ型チャネル領域１０４の表面には、トレンチ１０５が形成されている。
トレンチ１０５は、ｎ型ドリフト領域１０３内に、当該ｎ型ドリフト領域１０３の中央よりもｐ型仕切り領域１０２側に形成されている。トレンチ１０５は、ｎ型ドリフト領域１０３の、第１の方向における中央から２．５μｍ以上離れて形成されることが好ましい。また、トレンチ１０５は、ｎ型半導体基板１０１に対して、略９０°に形成されている。トレンチ１０５の底部は、ｎ型ドリフト領域１０３に達している。トレンチ１０５の深さは、たとえば４μｍ程度であり、ｐ型チャネル領域１０４から、ｎ型ドリフト領域１０３に１μｍ程度突き出している。
トレンチ１０５の開口幅は１μｍ程度であり、上述した超接合層を構成する１つのｐ型仕切り領域１０２と１つのｎ型ドリフト領域１０３との幅（１２μｍ）に比べて十分小さい値となっている。また、図１では、１つのｎ型ドリフト領域１０３に１つのトレンチ１０５が形成されているが、複数のｎ型ドリフト領域１０３に１つあるいは２つのトレンチが形成されていてもよい。
トレンチ１０５の底部は、曲率が０．５μｍとなっており、第２の方向に半円筒状に伸びている。また、トレンチ１０５の内部には、当該トレンチ１０５の側壁に沿って、ゲート酸化膜１０６が形成されている。ゲート酸化膜１０６の厚さは、０．１μｍ程度である。また、トレンチ１０５の内部には、ゲート酸化膜１０６を介してゲート電極１０７が形成されている。ゲート電極１０７の底部は、曲率が０．４μｍ程度となっている。
また、ｐ型チャネル領域１０４の表面には、トレンチ１０５の外側の側壁に接するようにｎ型ソース領域１０８が形成されている。このｎ型ソース領域１０８は、トレンチ１０５の両側の側壁に接するように形成されている。また、トレンチ１０５およびｎ型ソース領域１０８の一部を覆うように層間絶縁膜１０９が形成されている。
また、ｐ型チャネル領域１０４および層間絶縁膜１０９を覆うようにソース電極１１０が形成されている。また、ｎ型半導体基板１０１の、ソース電極１１０が形成されている側の反対側には、ドレイン電極１１１が形成されている。
また、図１では、１つのｎ型ドリフト領域１０３に１つのトレンチ１０５が形成されているが、複数のｎ型ドリフト領域１０３に１つあるいは２つのトレンチ１０５が形成されていてもよい。半導体装置のオン抵抗を小さくするためには、ｎ型ドリフト領域１０３に形成されるトレンチ１０５が多い方が好ましい。それにより、超接合層を構成する１つのｐ型仕切り領域１０２と１つのｎ型ドリフト領域１０３との幅が同じ場合には、トレンチ１０５が多い方が、トレンチゲートの数が増え、チャネルの密度が増大する。
以上説明したように、実施の形態１にかかる半導体装置によれば、トレンチ底部と、半導体基板の電界強度が高くなる領域とをずらして構成されている。そのため、半導体装置の耐圧を上昇させることができる。
（実施の形態２）
つぎに、この発明の実施の形態２にかかる半導体装置の構成の一例について説明する。実施の形態１では、トレンチ１０５は、ｐ型仕切り領域１０２に接しないように形成されていたが、実施の形態２では、トレンチ１０５が、当該トレンチ１０５の第１の方向の幅の中央がｐ型仕切り領域１０２と、ｎ型ドリフト領域１０３との接合上に形成されている。その他は、実施の形態１と同様のため、説明を省略する。図２は、この発明の実施の形態２にかかる半導体装置の構成の一例について示す説明図である。
図２において、トレンチ１０５は、当該トレンチ１０５の第１方向の幅の中央がｐ型仕切り領域１０２とｎ型ドリフト領域１０３との接合上に形成されている。具体的には、トレンチ１０５の底部の最深部が、各ｐｎ接合上に形成されている。各トレンチ１０５間の間隔は５μｍ程度となっている。半導体装置のオン抵抗を低下させるためには、ｎ型ドリフト領域１０３に接するトレンチ１０５が多く形成されることが好ましい。
（半導体装置の製造方法１）
つぎに、上述した実施の形態１または２の半導体装置の製造方法について説明する。ここでは、一例として、耐圧６００Ｖの超接合型ＭＯＳＦＥＴの製造方法について、その超接合層を中心に説明する。図３−１〜図３−５は、図１または２に示した半導体装置の製造途中の構成について示す断面図である。まず、図３−１に示すように、面方位（１００）で十分に高濃度のｎ型半導体基板３０１（第１導電型半導体基板）を用意する。ここでは、ｎ型半導体基板３０１として、たとえばアンチモンなどが２×１０18ｃｍ-3程度であるｎ型の低抵抗シリコン基板を用いた。
そして、図３−２に示すように、ｎ型半導体基板３０１の上に、たとえばリンなどの不純物濃度が３．６×１０15ｃｍ-3程度であるｎ型シリコン層３０２を、たとえば約５０μｍの厚さにエピタキシャル成長させる。
つぎに、図３−３に示すように、ｎ型シリコン層３０２の表面に、たとえば厚さ１．６μｍの酸化膜（または、窒化膜など）を成長させる。この酸化膜（または窒化膜など）の厚さは、酸化膜（または、窒化膜など）とシリコンとの選択比に基づいて、たとえば５０μｍの深さのトレンチを形成した後でも酸化膜（または、窒化膜など）が残るように設定されている。つづいて、フォトリソグラフィーあるいはエッチングなどによって酸化膜（または、窒化膜など）のパターニングを行い、トレンチ形成用のマスク３０３を形成する。
マスク３０３の、酸化膜（または、窒化膜など）の部分および開口部分の幅は、それぞれたとえば６μｍである。つまり、たとえば６μｍの間隔で６μｍ幅のマスク３０３が配置されている。つづいて、たとえばドライエッチングにより、ｎ型シリコン層３０２にトレンチ３０４を形成する。
つぎに、図３−４に示すように、トレンチ３０４内に、ｐ型不純物として、たとえばボロンを所定の濃度含むｐ型半導体層３０５をエピタキシャル成長させる。その際、マスク３０３の上面よりも高くなるまでｐ型半導体層３０５のエピタキシャル成長層を成長させる。
そして、図３−５に示すように、ＣＭＰ（化学機械研磨）および酸化膜エッチングなどにより超接合層の表面を平坦化し、超接合半導体基板３１０を形成する。このとき、超接合半導体基板３１０の超接合層の厚さを、たとえば４７μｍとする。その後は、従来技術により、図２に示すトレンチ１０５を所定の位置に、深さ３．５μｍ、開口幅１．２μｍ、ピッチ６μｍで等間隔に形成する。
トレンチ１０５は、十分に注意深く形成することにより、トレンチ１０５底部の曲率を０．６μｍとすることが可能である。その後、たとえば１００ｎｍのゲート酸化膜１０６を成長させ、ゲート電極１０７を埋設する。次いで、ｐ型チャネル領域１０４、ｎ型ソース領域１０８を形成する。つづいて、層間絶縁膜１０９、ソース電極１１０、ドレイン電極１１１、およびパッシベーション層などの形成を行うことで、図１あるいは図２に示した超接合型ＭＯＳＦＥＴが完成する。
（半導体装置の製造方法２）
つぎに、図１または図２に示した半導体装置の異なる製造方法について説明する。ここでは、一例として、耐圧６００Ｖの超接合型ＭＯＳＦＥＴの製造方法について、その超接合層を中心に説明する。図４−１〜図４−５は、図１または２に示した半導体装置の製造途中の構成について示す断面図である。
まず、図４−１に示すように、高不純物濃度のｎ型半導体基板４０１の上に、エピタキシャルにより、エピタキシャル成長層４０２をたとえば６〜１０μｍ程度の厚さに成長させる。次いで、図４−２に示すように、フォトレジストをマスク４０３にして超接合層のｐ型仕切り領域１０２となる箇所に所定濃度のたとえばボロンをイオン注入する。図４−２において、符号で示す領域４０４は、ボロン等のｐ型不純物の注入領域である。
また、図４−３に示すように、別のフォトレジストをマスク４０５にして超接合層のｎ型ドリフト領域１０３となる箇所に所定濃度のたとえばリンをイオン注入する。図４−３において、符号４０６で示す領域は、リン等のｎ型不純物の注入領域である。なお、図４−３の工程を先に行ってから図４−２の工程を行ってもよい。そして、図４−４に示すように、上述した図４−２の工程と図４−３の工程を交互にそれぞれ５〜８回程度繰り返す。
その後、たとえば１１５０℃で１０時間程度の熱処理を行うことによって、図４−５に示すように、上述したようなｎ型半導体基板層４０１上に、超接合層のｐ型仕切り領域４０７（１０２）およびｎ型ドリフト領域４０８（１０３）を有する超接合基板４１０ができあがる。その後は、上述した、半導体装置の製造方法と同様の処理を行うことにより、図１あるいは図２に示した超接合型ＭＯＳＦＥＴが完成する。
ここで、後述する半導体装置の耐圧を比較のため、従来例の半導体装置の構成の一例について示す。図５は、従来例の半導体装置の構成の一例について示す説明図である。図５において、トレンチ１０５は、各ｎ型ドリフト領域１０３内に、当該ｎ型ドリフト領域１０３の中央に配置されている。
（半導体装置の耐圧）
つぎに、実施の形態１または２の半導体装置の耐圧の特性について説明する。図６は、トレンチの配置位置と耐圧の関係について示すグラフである。図６において、縦軸は、耐圧（Ｖ）を示しており、横軸は、ｎ型ドリフト領域の中央からの距離（μｍ）を示している。以下では、このｎ型ドリフト領域の中央からの距離をｘで表す。
ｘ＝０μｍとは、ｎ型ドリフト領域１０３の中央にトレンチ１０５が配置されている場合である（図５参照）。ｘ＝２．５μｍとは、トレンチ１０５の一方の側壁がｐ型仕切り領域１０２に接して配置されている場合である。また、ｘ＝３μｍとは、トレンチ１０５の第１の方向の幅の中央が、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３とからなるｐｎ接合上に配置されている場合である（図２参照）。
まず、従来技術の半導体装置の耐圧について説明する。トレンチとストライプ形状の超接合層が略９０°で交わる構成（図１６参照）の半導体装置の耐圧は、トレンチの配置する位置には無関係に７５０〜７６０Ｖ程度であった。また、トレンチの開口幅が、超接合層を構成する一対のｐ型仕切り領域１０２とｎ型ドリフト領域１０３の幅（１２μｍ）よりも広い構成（図１８−１参照）の耐圧は、７８０Ｖ程度であった。
図６において、波形６０１は、各距離に対する耐圧の値の近似曲線である。また、矢印６０２は、トレンチ１０５が、ｎ型ドリフト領域１０３内に形成される範囲を示している。具体的には、たとえば矢印６０２は、ｘ＝０．０μｍ〜２．５μｍの領域である。また、矢印６０３は、トレンチ１０５が、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３とからなるｐｎ接合上に形成される領域を示している。具体的には、たとえば矢印６０３は、ｘ＝２．５μｍ〜３．０μｍの領域である。
図６に示されるように、耐圧の値のばらつきは、０．０μｍ近傍と３．０μｍ近傍において小さくなっている。このように、耐圧のばらつきを小さくするために好適なトレンチの配置位置は、ｘ＝０．０μｍ近傍と、ｘ＝３．０μｍ近傍であることがわかる。
また、耐圧の値は、ｘ＝０．０μｍでは７６０Ｖ程度であった。そして、距離の値が増加すると、一度耐圧の値は下降する（波形６０１参照）。そして、ｐ型仕切り領域１０２側に近づくにつれて、耐圧は上昇する。そして、ｘ＝３．０では、耐圧の値は約８１０Ｖとなった。このように、実施の形態２の構成の半導体装置は、従来例の構成に比べて７〜８％程度高い耐圧を有している。
実施の形態２の半導体装置の耐圧は、上述した図１８−１の半導体装置の耐圧に比べて４％程度の高い耐圧を有していることがわかった。以上より、トレンチをｘ＝３．０μｍ近傍に配置し、トレンチ１０５の開口幅を超接合層を構成する一対のｐ型仕切り領域１０２とｎ型ドリフト領域１０３の幅よりも小さくすることにより、耐圧のばらつきが少なく、高耐圧の半導体装置が得られるということがわかった。
（アバランシェ降伏時の内部電界強度）
つぎに、耐圧が、距離ｘの値が大きくなるにつれて（最大値３μｍ）上昇する原因を調査するために、シミュレーションによってアバランシェ降伏時の内部電界強度を調査した結果を示す。図７−１は、実施の形態２の超接合型トレンチゲートＭＯＳＦＥＴの電界分布を示すグラフである。また、図７−２は、従来の構成の超接合型トレンチゲートＭＯＳＦＥＴの電界分布を示すグラフである。
図７−１は、ｘ＝３μｍの場合、即ちトレンチ１０５の第１の方向における中央が、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３とからなるｐｎ接合上に配置されている場合の電界強度分布を示している。また、図７−２は、ｘ＝０μｍの場合、即ちｎ型ドリフト領域１０３の中央にトレンチ１０５が配置されている場合（図５参照）の電界強度分布を示している。
図７−１および図７−２において、縦軸は、アバランシェ降伏時の内部電界強度（Ｖ／ｃｍ）を示しており、横軸は、半導体装置表面からの深さ方向の距離（μｍ）を示している。また、図７−１および図７−２は、いずれもトレンチ１０５の開口幅の中央を通るライン上の電界強度分布を示している。
また、図７−１および図７−２に示される点線７０１、７０２は、半導体装置の表面からの深さ方向の距離が４μｍ、即ちトレンチ１０５の底部を示している。図７−１および図７−２から示されるように、トレンチ１０５の底部の電界強度は、トレンチ１０５がｘ＝３μｍに配置される場合よりも、ｘ＝０μｍに配置される場合の方が、電界強度の値が大きくなっていることが判明した。
（トレンチ底部の電界強度）
つぎに、さらに詳しく解析するために、ｎ型半導体基板トレンチＭＯＳＦＥＴとトレンチを除いたｎ型半導体基板ダイオードの電界強度に関するシミュレーション結果を示す。図８は、ｎ型半導体基板トレンチゲートＭＯＳＦＥＴとｎ型半導体基板ダイオードの電界分布を示すグラフである。図８において、縦軸は、電界強度（Ｖ／ｃｍ）を示しており、横軸は、半導体装置表面からの深さ方向の距離（μｍ）を示している。波形８０１は、ｎ型半導体基板トレンチゲートＭＯＳＦＥＴの電界強度分布を示しており、波形８０２は、ｎ型半導体基板ダイオードの電界強度分布を示している。
また、点線８０３は、半導体装置の表面からの深さ方向の距離が４μｍ、即ちトレンチ１０５の底部に相当する深さを示している。図８において、トレンチ底部における、ｎ型半導体基板トレンチゲートＭＯＳＦＥＴの電界強度（波形８０１参照）は、ｎ型半導体基板ダイオードの電界強度（波形８０２参照）に比べて急激に上昇していることがわかる。これは、曲率を持つトレンチ１０５の底部がｐ型チャネル領域１０４からｎ型ドリフト領域１０３に突き出した形状になっていることに起因している。
（超接合型ダイオードのアバランシェ降伏時の電界強度）
つぎに、トレンチ１０５を有さない超接合型ダイオードのアバランシェ降伏時の電界強度に関してシミュレーションした結果を示す。図９は、超接合型ダイオードの横方向の電界分布を示したグラフである。図９において、縦軸は、電界強度（Ｖ／ｃｍ）を示しており、横軸は、ｎ型ドリフト領域の第１方向の幅の中央からの距離（μｍ）を示している。
また、各波形は、ｐ型チャネル領域１０４からの所定の距離における電界強度分布である。具体的には、波形９０１は１０μｍ、波形９０２は０．５μｍ、波形９０３は１．０μｍ、波形９０４は１．５μｍにおける電界強度分布を示している。次に、ｐ型チャネル領域からの距離について説明する。
図１０は、ｐ型チャネル領域からの距離について示す説明図である。図１０において、ｐ型チャネル領域１００１からの距離は、当該ｐ型チャネル領域１００１とｐ型仕切り領域１００２との境界を基準として、所定の位置までの距離を算出する。具体的には、直線１００３を基準として、直線１００３から直線１００４までの距離が、所定の距離となる。
図９の説明に戻って、点線９０５は、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３との境界である。図９において、ｐ型チャネル領域１０４からの距離が、少なくとも１０μｍ（あるいはそれよりも深い）地点（波形９０１参照）においては、ｘ＝０μｍ近傍の方が、ｘ＝３μｍ近傍よりも電界強度が十分に低くなっている。
一方、ｐ型チャネル領域１０４に近い地点（波形９０２、波形９０３、波形９０４）では、ｘ＝３μｍ近傍の方が、ｘ＝０μｍ近傍よりも電界強度が低くなっている。上述したように、ｐ型チャネル領域１０４からの距離が１．５μｍ以下の場合は、ｘ＝３μｍ近傍の方が、ｘ＝０μｍ近傍よりも電界強度が低いことが判明した。
この原因については、高濃度のｎ型半導体基板１０１とｎ型ドリフト領域１０３とからなるｎ型領域のｎ型ドリフト領域１０３が、ｐ型チャネル領域１０４とｐ型仕切り領域１０２とからなるｐ型領域に対して凸部となることに起因している。即ち、トレンチ１０５の底部の電界強度の上昇および超接合層のｎ型ドリフト領域１０３の第１の方向の幅の中央部分の電界強度の上昇は、両方ともこの凸部の形状を有していることが起因している。
従って、トレンチ１０５の開口幅を超接合層の幅よりも十分に小さく設定し、かつトレンチ１０５をｘ＝３μｍ近傍に配置した超接合型トレンチゲートＭＯＳＦＥＴは、高い耐圧を得ることが可能となる。これは、トレンチ１０５底部の電界強度が上昇する部分と、超接合型半導体基板のｎ型ドリフト領域１０３の第１方向の幅の中央部の電界強度が上昇する部分とをずらした構成となっているためである。
さらに、図９では、波形９０２、波形９０３に示される、ｐ型チャネル領域１０４からの距離が１．０μｍ〜１．５μｍ程度の位置においては、ｎ型ドリフト領域１０３の高電界部分の電界強度の変化が小さくなっている。つまり、トレンチ１０５の底部のｎ型ドリフト領域に突き出す部分の深さ方向の長さを、１．０μｍ〜１．５μｍ程度にすることにより、高耐圧化および耐圧のばらつきを低減することができる。
（オン抵抗特性）
つぎに、超接合型トレンチゲートＭＯＳＦＥＴのトレンチの配置位置を変化させた場合のオン抵抗の依存性を示す。図１１は、超接合基板に対するトレンチの配置位置によるオン抵抗の変化を示すグラフである。図１１において、縦軸は、オン抵抗（ｍΩｃｍ2）を示しており、横軸は、ｎ型ドリフト領域の中央からの距離（μｍ）を示している。矢印１１０１は、トレンチ１０５が、ｎ型ドリフト領域１０３内に形成される範囲を示している。具体的には、ｘ＝０．０μｍ〜２．５μｍの領域である。また、矢印１１０２は、トレンチ１０５が、ｐ型仕切り領域１０２とｎ型ドリフト領域１０３とからなるｐｎ接合上に形成される領域を示している。具体的には、矢印１１０２は、ｘ＝２．５μｍ〜３．０μｍの領域である。
図１１において、ｘ＝０．０μｍでは、オン抵抗は約１５．９ｍΩｃｍ2程度となっている。そして、距離（ｘ）が大きくなるにつれてオン抵抗の値は上昇し、ｘ＝２．０μｍ近傍において、オン抵抗は最大となる。さらに、距離が大きくなると、オン抵抗の値は下降し、ｘ＝３．０μｍ近傍において最小値となっている。
つぎに、オン抵抗の値のばらつきについて説明する。矢印１１０３は、ｘ＝０．０μｍ近傍（０．０μｍ〜０．５μｍ）のオン抵抗の値のばらつきの範囲を示している。また、矢印１１０４は、ｘ＝３．０μｍ近傍（２．５μｍ〜３．０μｍ）のオン抵抗の値のばらつきを示している。
上述したように、半導体装置の低オン抵抗化を図るためには、トレンチ１０５をｘ＝３μｍ近傍に配置することがよいことが示されている。一方、オン抵抗の値のばらつきを小さくするためには、トレンチ１０５の配置位置がｘ＝３．０μｍ近傍よりもｘ＝０．０μｍ近傍である方がよいことが示されている。
ここで、特開２００４−２００４４１号公報で同様の現象が指摘された例について示す。図１２−１は、従来例におけるトレンチの配置を示す説明図である。また、図１２−２は、図１２−１に示すトレンチの配置がずれた場合の例について示す説明図である。図１２−１に示されるトレンチ１２０１が図１２−２に示されるトレンチ１２１０の位置にずれた場合に、オン電圧の上昇が確認された。このオン電圧の上昇は、トレンチ１２１０が、ｐ型仕切り領域１２１２に接することによって、ｐ型仕切り領域１２１２にＭＯＳチャネル１２１１が形成され、この部分のオン抵抗が上昇するためである。
上述した従来例（特開２００４−２００４４１号公報）では、図１１に示されるｘ＝０．０μｍ〜３．０μｍの範囲において、トレンチ１０５の配置位置がずれた場合にオン抵抗が上昇したり、特性がばらつくことを指摘していると推定される。
しかしながら、図１１に示されるように、トレンチ１０５の配置のばらつきを０．５μｍ程度の範囲とした場合でも、トレンチ１０５をｘ＝３μｍ近傍に配置するよりも、ｘ＝０μｍ近傍に配置する方が、オン抵抗の値のばらつきが小さいことが認められる。これは図１２−２に示される、ｐ型仕切り領域１２１２に形成されたＭＯＳチャネル１２１１のオン抵抗が、ｐ型仕切り領域１２１２の横方向の濃度分布やばらつきによって比較的大きく変化しているためと考えられる。即ち、図１２−２のｐ型仕切り領域１２１２に形成されてＭＯＳチャネル１２１１を動作させないようにすれば、オン抵抗の値のばらつきを低減することができる。実施の形態３および４では、ＭＯＳチャネル１２１１を動作させないように構成した半導体装置について説明する。
以上説明したように、実施の形態２にかかる半導体装置によれば、半導体装置のトレンチの中央が、ｐ型仕切り領域とｎ型ドリフト領域とのｐｎ接合上に形成されている。そのため、半導体装置の高耐圧化および耐圧の値のばらつきを低減することができる。
（実施の形態３）
つぎに、実施の形態３として、ｐ型仕切り領域１０２の上のチャネル領域に形成されたＭＯＳチャネルを動作させない構成とした半導体装置について示す。実施の形態２では、ｎ型ソース領域１０８は、トレンチ１０５の外側の側壁の両側に形成されていたが、実施の形態３では、トレンチ１０５の外側の側壁の一方にのみ形成されている。その他は、実施の形態２と同様のため、説明を省略する。図１３は、この発明の実施の形態３にかかる半導体装置の構成の一例について示す説明図である。
図１３において、ｎ型ソース領域１０８は、トレンチ１０５の外側の側壁の片側のみに形成されている。具体的には、ｎ型ソース領域１０８は、ｎ型ドリフト領域１０３の上のｐ型チャネル領域１０４に、トレンチ１０５の開口縁にのみ形成されている。このように、ｐ型仕切り領域１０２の上のｐ型チャネル領域１０４にｎ型ソース領域１０８を形成しないことにより、ＭＯＳチャネルが動作するのを防ぐことができる。実施の形態３の半導体装置のオン抵抗の特性については後述するが、半導体装置のオン抵抗の値のばらつきを低減することができる。
（実施の形態４）
つぎに、この発明の実施の形態４にかかる半導体装置の構成の一例について説明する。実施の形態２との違いは、ｐ型チャネル領域１０４の一部に、ｐ型ボディ領域が形成されていることである。その他は、実施の形態２と同様のため、説明を省略する。図１４は、この発明の実施の形態４にかかる半導体装置の構成の一例について示す説明図である。
図１４において、ｐ型チャネル領域１０４の表面からｐ型ボディ領域１４０１が形成されている。ｐ型ボディ領域１４０１の底部、即ちｐ型チャネル領域１０４とｐ型ボディ領域１４０１の境界は、ｎ型ソース領域１０８の底部よりも深い位置に形成されている。また、ｐ型ボディ領域１４０１は、ｐ型仕切り領域１０２の上のｐ型チャネル領域１０４内では、トレンチ１０５の側壁に接するように形成されている。
また、ｎ型ドリフト領域１０３の上のｐ型チャネル領域１０４では、トレンチ１０５の側壁から離間して形成されている。このような構成とすることにより、ｐ型仕切り領域１０２側のＭＯＳチャネルが動作しないようになっている。上述した構成とすることにより、半導体装置のオン抵抗の値のばらつきを低減することができる。
（半導体装置の製造方法）
ここで、実施の形態４にかかる半導体装置の製造方法について説明する。まず、実施の形態２に示した半導体装置の製造方法と同様のプロセスによって、超接合半導体基板４１０を形成する。そして、所定の位置にトレンチ１０５を深さ３．５μｍ、開口幅１．２μｍ、ピッチ６μｍで等間隔に形成する。
その後、たとえば１００ｎｍのゲート酸化膜１０６を成長させ、ゲート電極１０７を埋設する。次いで、ｐ型チャネル領域１０４を形成する。続いて、ｐ型チャネル領域１０４の上の所定の位置にマスクを形成する。マスクは、トレンチ１０５の上部、ｎ型ドリフト領域１０３の上のｐ型チャネル領域１０４の一部を覆うように形成する。その後、高濃度のｐ型不純物をイオン注入し、熱処理を行い、図１４に示す位置にｐ型ボディ領域１４０１を形成する。
そして、ｎ型ソース領域１０８を形成する。つづいて、層間絶縁膜１０９、ソース電極１１０、ドレイン電極１１１、およびパッシベーション層などの形成を行うことで、図１４に示した超接合型ＭＯＳＦＥＴが完成する。また、上述した、ｐ型仕切り領域１０２の上のｐ型チャネル領域１０４に形成されるｐ型ボディ領域１４０１と、ｎ型ドリフト領域１０３の上のｐ型チャネル領域１０４に形成されるｐ型ボディ領域１４０１とは、同一プロセスで形成することができる。そのため、製造プロセスを簡略化することができる。
（オン抵抗特性）
つぎに、実施の形態３と実施の形態４の半導体装置の距離とオン抵抗との関係について示す。図１５は、実施の形態３と実施の形態４の半導体装置の距離とオン抵抗との関係について示すグラフである。図１５において、縦軸は、半導体装置のオン抵抗（ｍΩｃｍ2）を示しており、横軸は、第１の方向の距離（μｍ）を示している。
直線１５０１は、実施の形態３あるいは実施の形態４の半導体装置、即ちｐ型仕切り領域１０２側のＭＯＳチャネルが動作しない半導体装置のオン抵抗の値の近似直線である。また、直線１５０２は、従来の半導体装置、即ちｐ型仕切り領域１０２側のＭＯＳＦＥＴチャネルが動作する半導体装置のオン抵抗の値の近似直線である。図１５に示されるように、半導体装置のオン抵抗の値は、直線１５０２に示される値よりも、直線１５０１に示される値の方が、ばらつきが小さくなっている。
以上説明したように、実施の形態３および４の半導体装置によれば、ｐ型仕切り領域の上のｐ型チャネル領域内のＭＯＳチャネルが動作するのを防ぐことができる。そのため、半導体装置のオン抵抗の値のばらつきを低減することができる。
以上のように、本発明にかかる半導体装置は、大電力用半導体素子の製造に有用であり、特に、超接合層をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタなどの高耐圧化とオン特性の改善を両立させることのできる半導体装置に適している。
この発明の実施の形態１にかかる半導体装置の構成の一例を示す説明図である。 この発明の実施の形態２にかかる半導体装置の構成の一例について示す説明図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 図１または図２に示した半導体装置の製造途中の構成について示す断面図である。 従来例の半導体装置の構成の一例について示す説明図である。 トレンチの配置位置と耐圧の関係について示すグラフである。 実施の形態２の超接合型トレンチゲートＭＯＳＦＥＴの電界分布を示すグラフである。 従来の構成の超接合型トレンチゲートＭＯＳＦＥＴの電界分布を示すグラフである。 ｎ型半導体基板トレンチゲートＭＯＳＦＥＴとｎ型基板ダイオードの電界分布を示すグラフである。 超接合型ダイオードの横方向の電界分布を示したグラフである。 ｐ型チャネル領域からの距離について示す説明図である。 超接合基板に対するトレンチの配置位置によるオン抵抗の変化を示すグラフである。 従来例におけるトレンチの配置を示す説明図である。 図１２−１に示すトレンチの配置がずれた場合の例について示す説明図である。 この発明の実施の形態３にかかる半導体装置の構成の一例について示す説明図である。 この発明の実施の形態４にかかる半導体装置の構成の一例について示す説明図である。 実施の形態３と実施の形態４の半導体装置の距離とオン抵抗との関係について示すグラフである。 超接合層とトレンチゲートとが直交するように配置された従来の半導体装置について示す説明図である。 超接合層とトレンチゲートが平行となるように配置された従来の半導体装置について示す説明図である。 超接合層とトレンチゲートが平行となるように配置された従来の半導体装置について示す説明図である。 図１８−１の半導体装置の断面図である。 超接合層とトレンチゲートが平行となるように配置された従来の半導体装置について示す説明図である。 図１９−１の半導体装置の断面図である。
符号の説明
１０１ ｎ型半導体基板
１０２ ｐ型仕切り領域
１０３ ｎ型ドリフト領域
１０４ ｐ型チャネル領域
１０５ トレンチ
１０６ ゲート酸化膜
１０７ ゲート電極
１０８ ｎ型ソース領域
１０９ 層間絶縁膜
１１０ ソース電極
１１１ ドレイン電極

Claims (10)

  1. 第１導電型半導体基板と、
    前記第１導電型半導体基板の上に設けられ、交互に配列された第１導電型半導体領域および第２導電型半導体領域を有する超接合層と、
    前記超接合層の上に設けられた第２導電型チャネル領域と、
    前記第２導電型チャネル領域の表面から形成され前記第１導電型半導体領域および前記第２導電型半導体領域に達し、底部が前記第１導電型半導体領域と前記第２導電型半導体領域との境界に亘って形成されているトレンチと、を備え、
    前記トレンチは、隣り合う前記境界にそれぞれ形成され、前記第２導電型半導体領域の上の前記第２導電型チャネル領域の不純物濃度は、前記第１導電型半導体領域の上の前記第２導電型チャネル領域の不純物濃度よりも高濃度であることを特徴とする半導体装置。
  2. 前記トレンチの開口幅は、前記第１導電型半導体領域の中央から、前記境界で隣接する前記第２導電型半導体領域の、前記境界とは反対側の境界までの範囲よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチの底部における最深部が、前記境界に位置することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１導電型半導体領域の上の前記第２導電型チャネル領域の表面における、前記トレンチの開口縁にのみ形成された第１導電型ソース領域を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記トレンチの開口縁に形成された第１導電型ソース領域と、
    前記第２導電型半導体領域の上の前記第２導電型チャネル領域の表面に、前記トレンチに接するように形成された第２導電型ボディ領域と、
    を備え、
    前記第２導電型ボディ領域は、前記第１導電型ソース領域と前記第２導電型チャネル領域との間に形成され、前記第１導電型ソース領域を囲むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. 前記トレンチの底部は、所定の曲率を有する底面であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第２導電型半導体領域の上の前記第２導電型チャネル領域は、前記トレンチの底部よりも浅い位置に形成されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１導電型半導体領域に達している前記トレンチの、当該第１導電型半導体領域に突き出している領域の深さ方向の長さが、１．５μｍ以下であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第１導電型半導体領域に達している前記トレンチの、当該第１導電型半導体領域に突き出している領域の深さ方向の長さが、１．０μｍ以上であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記トレンチ内にゲート酸化膜を介して形成されるゲート電極を備えることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5298488B2 (ja) 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
JP5659558B2 (ja) 2010-05-20 2015-01-28 富士電機株式会社 超接合半導体装置の製造方法
DE102013112887B4 (de) * 2013-11-21 2020-07-09 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN105378932B (zh) * 2014-01-16 2017-10-31 富士电机株式会社 半导体装置
JP6693131B2 (ja) * 2016-01-12 2020-05-13 富士電機株式会社 半導体装置
US10199492B2 (en) 2016-11-30 2019-02-05 Alpha And Omega Semiconductor Incorporated Folded channel trench MOSFET
DE112017007907T5 (de) * 2017-10-05 2020-05-20 Mitsubishi Electric Corporation Halbleiterbauelement
TWI650862B (zh) * 2017-12-25 2019-02-11 大陸商萬國半導體（澳門）股份有限公司 折疊通道溝槽mosfet

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54154977A (en) * 1978-05-29 1979-12-06 Fujitsu Ltd Semiconductor device and its manufacture
JP3788971B2 (ja) * 1994-02-04 2006-06-21 三菱電機株式会社 半導体装置
GB2314206A (en) * 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
JP3940518B2 (ja) 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP2001332726A (ja) 2000-05-22 2001-11-30 Hitachi Ltd 縦形電界効果半導体装置及びその製造方法
JP4764987B2 (ja) * 2000-09-05 2011-09-07 富士電機株式会社 超接合半導体素子
JP3899231B2 (ja) 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
JP3973395B2 (ja) 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
JP3966151B2 (ja) * 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
JP2004200441A (ja) 2002-12-19 2004-07-15 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP4194890B2 (ja) 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
JP4470454B2 (ja) * 2003-11-04 2010-06-02 株式会社豊田中央研究所 半導体装置とその製造方法
KR20070029655A (ko) * 2003-12-19 2007-03-14 써드 디멘존 세미컨덕터, 인코포레이티드 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법
JP4940535B2 (ja) * 2004-01-08 2012-05-30 株式会社豊田中央研究所 半導体装置
JP5002148B2 (ja) * 2005-11-24 2012-08-15 株式会社東芝 半導体装置

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