JP3291957B2 - 縦型トレンチｍｉｓｆｅｔおよびその製造方法 - Google Patents
縦型トレンチｍｉｓｆｅｔおよびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims description 147
- 239000012535 impurity Substances 0.000 claims description 119
- 239000004065 semiconductor Substances 0.000 claims description 72
- 239000002344 surface layer Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 50
- 230000015556 catabolic process Effects 0.000 claims description 47
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000004381 surface treatment Methods 0.000 claims description 4
- 230000005684 electric field Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/126—Top-view geometrical layouts of the regions or the junctions
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えば、電子機器に
内蔵される電源やモーター駆動用電源等に使用されるト
レンチを有する高耐圧、低オン電圧の縦型ＭＩＳＦＥＴ
（金属−絶縁膜−半導体構造の電界効果トランジスタ）
およびその製造方法に関する。
内蔵される電源やモーター駆動用電源等に使用されるト
レンチを有する高耐圧、低オン電圧の縦型ＭＩＳＦＥＴ
（金属−絶縁膜−半導体構造の電界効果トランジスタ）
およびその製造方法に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの一つであるパワーＭＯＳ
ＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジ
スタ）は電力用半導体装置の中でも低損失、高速スイッ
チングを特長としている。しかし、少数キャリアの注入
による伝導度変調のない単一キャリア（電子または正
孔）素子であるため、オン抵抗の低減が課題である。一
方、半導体表面に溝（トレンチ）を形成する技術は、半
導体素子のオン抵抗の低減を目的とする場合を含めて、
様々に適用されており、近年各種のトレンチを有する半
導体素子構造が提案されている。
ＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジ
スタ）は電力用半導体装置の中でも低損失、高速スイッ
チングを特長としている。しかし、少数キャリアの注入
による伝導度変調のない単一キャリア（電子または正
孔）素子であるため、オン抵抗の低減が課題である。一
方、半導体表面に溝（トレンチ）を形成する技術は、半
導体素子のオン抵抗の低減を目的とする場合を含めて、
様々に適用されており、近年各種のトレンチを有する半
導体素子構造が提案されている。
【０００３】図７（ａ）に縦形ＭＯＳＦＥＴの要部断面
図を示す。図はＭＯＳＦＥＴの単位のセルであって、実
際のＭＯＳＦＥＴは、このようなセルを反転、繰り返し
して多数並列に接続した構造として用いることが多い。
また、図のトランジスタの部分は電流を流す活性領域で
あるが、実際の半導体素子では、この他に主として耐圧
を分担する周辺部分が必要である。ここでは、周辺部分
は一般の方式に従った構造とするので、記述を省略す
る。図において、ｎ+ サブストレート７０１上にｎエピ
タキシャル層からなるｎドレインドリフト領域７０２を
積層した半導体基板の表面層に選択的にｐベース領域７
０３が形成され、そのｐベース領域７０３の表面層の一
部にｎ+ ソース領域７０４が形成されている。ｎ+ ソー
ス領域７０４とｎドレインドリフト領域７０２の表面露
出部とに挟まれたｐベース領域７０３の表面上にゲート
酸化膜７０６を介してゲート電極７０７が設けられ、ｎ
+ ソース領域７０４とｐベース領域７０３とに共通に接
触するソース電極７０８が、ｎ+ サブストレート７０１
の裏面にはドレイン電極７０９がそれぞれ設けられてい
る。この素子ではゲート電極７０７に正の電圧が印加さ
れるとゲート電極７０７直下のｐベース領域７０３の表
面層がｎ型に反転し，ｎ+ ソース領域７０４とｎドレイ
ンドリフト領域７０２との間が導通する。一方オフ状態
においては，ゲート電圧はしきい値電圧以下であり，ｐ
ベース領域７０３表面に反転チャネル層は形成されな
い。したがって，ｐベース領域７０３−ｎドレインドリ
フト領域７０２間のｐｎ接合の両側に広がる空乏層で印
加電圧を担う。
図を示す。図はＭＯＳＦＥＴの単位のセルであって、実
際のＭＯＳＦＥＴは、このようなセルを反転、繰り返し
して多数並列に接続した構造として用いることが多い。
また、図のトランジスタの部分は電流を流す活性領域で
あるが、実際の半導体素子では、この他に主として耐圧
を分担する周辺部分が必要である。ここでは、周辺部分
は一般の方式に従った構造とするので、記述を省略す
る。図において、ｎ+ サブストレート７０１上にｎエピ
タキシャル層からなるｎドレインドリフト領域７０２を
積層した半導体基板の表面層に選択的にｐベース領域７
０３が形成され、そのｐベース領域７０３の表面層の一
部にｎ+ ソース領域７０４が形成されている。ｎ+ ソー
ス領域７０４とｎドレインドリフト領域７０２の表面露
出部とに挟まれたｐベース領域７０３の表面上にゲート
酸化膜７０６を介してゲート電極７０７が設けられ、ｎ
+ ソース領域７０４とｐベース領域７０３とに共通に接
触するソース電極７０８が、ｎ+ サブストレート７０１
の裏面にはドレイン電極７０９がそれぞれ設けられてい
る。この素子ではゲート電極７０７に正の電圧が印加さ
れるとゲート電極７０７直下のｐベース領域７０３の表
面層がｎ型に反転し，ｎ+ ソース領域７０４とｎドレイ
ンドリフト領域７０２との間が導通する。一方オフ状態
においては，ゲート電圧はしきい値電圧以下であり，ｐ
ベース領域７０３表面に反転チャネル層は形成されな
い。したがって，ｐベース領域７０３−ｎドレインドリ
フト領域７０２間のｐｎ接合の両側に広がる空乏層で印
加電圧を担う。
【０００４】パワーＭＯＳＦＥＴは図に示す構造を基本
セルとし，数１００万個のオーダーで一チップ内に集積
して、低オン抵抗を実現している。パワーＭＯＳＦＥＴ
の性能の指標として，単位面積当たりのオン抵抗（Ron*
A)と耐圧があり，耐圧一定の場合，Ron*A が小さいほど
チップサイズが小さくなり，したがって低コストで製造
可能となる。
セルとし，数１００万個のオーダーで一チップ内に集積
して、低オン抵抗を実現している。パワーＭＯＳＦＥＴ
の性能の指標として，単位面積当たりのオン抵抗（Ron*
A)と耐圧があり，耐圧一定の場合，Ron*A が小さいほど
チップサイズが小さくなり，したがって低コストで製造
可能となる。
【０００５】図７（ｂ）は図７（ａ）のパワーＭＯＳＦ
ＥＴのオン抵抗の内訳を示す説明図である。オン抵抗
は、ソース電極７０８とｎ+ ソース領域７０４との間の
接触抵抗(Rcnt)，ゲート電極７０７直下のｐベース領域
７０３の表面層に形成されたチャネル内のチャネル抵抗
(Rch),空乏層によって電流通路が狭められることによる
ＪＦＥＴ抵抗(Rjfet) およびｎドレインドリフト領域７
０２内での抵抗(Rdrift)の和で構成される。
ＥＴのオン抵抗の内訳を示す説明図である。オン抵抗
は、ソース電極７０８とｎ+ ソース領域７０４との間の
接触抵抗(Rcnt)，ゲート電極７０７直下のｐベース領域
７０３の表面層に形成されたチャネル内のチャネル抵抗
(Rch),空乏層によって電流通路が狭められることによる
ＪＦＥＴ抵抗(Rjfet) およびｎドレインドリフト領域７
０２内での抵抗(Rdrift)の和で構成される。
【０００６】特に、ｎドレインドリフト領域７０２の比
抵抗および厚さは耐圧とドリフト領域の抵抗(Rdrift)を
決める重要なパラメータである。図７（ａ）に示す構造
では、素子の耐圧クラスにより最適なｎドレインドリフ
ト領域７０２の比抵抗と厚さが決まる［例えば、 A.S.G
rove：Physics and Technology of Semiconductor Devi
ces, John Wiley & Sons p.197, Fig.6.31参照］。例
えば，６０Ｖクラスではｎドレインドリフト領域７０２
の比抵抗は０．８Ω・ｃｍ、厚さは６．５μｍとなる。
また，耐圧を決める実効ｎエピタキシャル層厚さ（Ｗｅ
ｆｆ）は約６μｍである。素子耐圧は深さ方向のｐベー
ス領域７０３−ｎドレインドリフト領域７０２−ｎ+ サ
ブストレート７０１のダイオードの耐圧にほぼ一致し、
主に深さ方向の構造で決定される。
抵抗および厚さは耐圧とドリフト領域の抵抗(Rdrift)を
決める重要なパラメータである。図７（ａ）に示す構造
では、素子の耐圧クラスにより最適なｎドレインドリフ
ト領域７０２の比抵抗と厚さが決まる［例えば、 A.S.G
rove：Physics and Technology of Semiconductor Devi
ces, John Wiley & Sons p.197, Fig.6.31参照］。例
えば，６０Ｖクラスではｎドレインドリフト領域７０２
の比抵抗は０．８Ω・ｃｍ、厚さは６．５μｍとなる。
また，耐圧を決める実効ｎエピタキシャル層厚さ（Ｗｅ
ｆｆ）は約６μｍである。素子耐圧は深さ方向のｐベー
ス領域７０３−ｎドレインドリフト領域７０２−ｎ+ サ
ブストレート７０１のダイオードの耐圧にほぼ一致し、
主に深さ方向の構造で決定される。
【０００７】次に図８（ａ）に従来の別のＭＯＳＦＥＴ
の要部断面図を示す。図７と同様に図８はＭＯＳＦＥＴ
の単位のセルである。図において、ｎ+ サブストレート
８０１上にｎドレインドリフト領域（ｎエピタキシャル
層）８０２を積層した半導体基板の表面層にｐベース層
８０３が形成され、そのｐベース層８０３の表面からｎ
ドレインドリフト領域８０２に達するトレンチ８０５が
形成されている。ｐベース層８０３の表面層の一部にｎ
+ ソース領域８０４が形成されている。トレンチ８０５
層の内部には、ゲート酸化膜８０６を介してゲート電極
８０７が設けられ、ｎ+ ソース領域８０４とｐベース領
域８０３との表面上に共通に接触するソース電極８０８
が、ｎ+ サブストレート８０１の裏面にはドレイン電極
８０９がそれぞれ設けられている。この素子ではゲート
電極８０７に正の電圧が印加されるとゲート電極８０７
の横のｐベース層８０３の表面層がｎ型に反転し，ｎ+
ソース領域８０４とｎドレインドリフト領域８０２との
間が導通する。一方オフ状態においては，ゲート電圧は
しきい値電圧以下であり，ｐベース層８０３表面に反転
チャネル層は形成されない。したがって，ｐベース層８
０３−ｎドレインドリフト領域８０２間のｐｎ接合の両
側に広がる空乏層で印加電圧を担う。
の要部断面図を示す。図７と同様に図８はＭＯＳＦＥＴ
の単位のセルである。図において、ｎ+ サブストレート
８０１上にｎドレインドリフト領域（ｎエピタキシャル
層）８０２を積層した半導体基板の表面層にｐベース層
８０３が形成され、そのｐベース層８０３の表面からｎ
ドレインドリフト領域８０２に達するトレンチ８０５が
形成されている。ｐベース層８０３の表面層の一部にｎ
+ ソース領域８０４が形成されている。トレンチ８０５
層の内部には、ゲート酸化膜８０６を介してゲート電極
８０７が設けられ、ｎ+ ソース領域８０４とｐベース領
域８０３との表面上に共通に接触するソース電極８０８
が、ｎ+ サブストレート８０１の裏面にはドレイン電極
８０９がそれぞれ設けられている。この素子ではゲート
電極８０７に正の電圧が印加されるとゲート電極８０７
の横のｐベース層８０３の表面層がｎ型に反転し，ｎ+
ソース領域８０４とｎドレインドリフト領域８０２との
間が導通する。一方オフ状態においては，ゲート電圧は
しきい値電圧以下であり，ｐベース層８０３表面に反転
チャネル層は形成されない。したがって，ｐベース層８
０３−ｎドレインドリフト領域８０２間のｐｎ接合の両
側に広がる空乏層で印加電圧を担う。
【０００８】図８（ｂ）は図８（ａ）のパワーＭＯＳＦ
ＥＴのオン抵抗の内訳を示す説明図である。オン抵抗
は、ソース電極８０８とｎ+ ソース領域８０４との間の
接触抵抗(Rcnt)，ゲート電極８０７に対向するｐベース
領域８０３の表面層に形成されたチャネル内のチャネル
抵抗(Rch) 、およびｎドレインドリフト領域８０２内で
の抵抗(Rdrift)の和で構成される。図８のＭＯＳＦＥＴ
ではトレンチ８０５を有し，図７の第一の従来例と比較
して，Rjfet が存在しない分，低オン抵抗化が可能とな
る。また，図７の第一の従来例に比べ、チャネル領域が
縦方向に形成されるので、集積度を高められることも低
オン抵抗化につながる。
ＥＴのオン抵抗の内訳を示す説明図である。オン抵抗
は、ソース電極８０８とｎ+ ソース領域８０４との間の
接触抵抗(Rcnt)，ゲート電極８０７に対向するｐベース
領域８０３の表面層に形成されたチャネル内のチャネル
抵抗(Rch) 、およびｎドレインドリフト領域８０２内で
の抵抗(Rdrift)の和で構成される。図８のＭＯＳＦＥＴ
ではトレンチ８０５を有し，図７の第一の従来例と比較
して，Rjfet が存在しない分，低オン抵抗化が可能とな
る。また，図７の第一の従来例に比べ、チャネル領域が
縦方向に形成されるので、集積度を高められることも低
オン抵抗化につながる。
【０００９】例えば６０Ｖクラスでは図７の第一の従来
例同様ｎドレインドリフト領域８０２の比抵抗は０．８
Ω・ｃｍ，厚さは６．５μｍとなる。また，耐圧を決め
る実効エピタキシャル層（Ｗｅｆｆ）は約６μｍであ
る。
例同様ｎドレインドリフト領域８０２の比抵抗は０．８
Ω・ｃｍ，厚さは６．５μｍとなる。また，耐圧を決め
る実効エピタキシャル層（Ｗｅｆｆ）は約６μｍであ
る。
【００１０】
【発明が解決しようとする課題】図７の第一の従来例の
構造では、近年の微細加工技術により，基本セルサイズ
は大幅に縮小し，その結果，Rcnt, Rch, Rjfet は，素
子全体として大幅に減少した。現在６０Ｖクラスのパワ
ーＭＯＳＦＥＴにおいては，オン抵抗(Ron*A) は１．５
ｍΩ・ｃｍ2 で，このうちｎドレインドリフト領域７０
２の抵抗分は約３分の１で約０．５ｍΩ・ｃｍ2 であ
る。しかし，Rdriftに関しては, 従来の素子構造をとっ
ているため，依然として低減できていない。
構造では、近年の微細加工技術により，基本セルサイズ
は大幅に縮小し，その結果，Rcnt, Rch, Rjfet は，素
子全体として大幅に減少した。現在６０Ｖクラスのパワ
ーＭＯＳＦＥＴにおいては，オン抵抗(Ron*A) は１．５
ｍΩ・ｃｍ2 で，このうちｎドレインドリフト領域７０
２の抵抗分は約３分の１で約０．５ｍΩ・ｃｍ2 であ
る。しかし，Rdriftに関しては, 従来の素子構造をとっ
ているため，依然として低減できていない。
【００１１】また、図８の第二の従来例の構造では、オ
ン抵抗(Ron*A) は１．０ｍΩ・ｃｍ2 であり、このうち
ｎドレインドリフト領域８０２の抵抗分 (Rdrift) は約
２分の１で約０．５ｍΩ・ｃｍ2 である。今後さらに微
細加工技術が進歩しても、いずれの構造にしろ従来構造
をとる限り，このエピタキシャル層すなわちｎドレイン
ドリフト領域の抵抗分（Rdrift)は低減できないことに
なる。
ン抵抗(Ron*A) は１．０ｍΩ・ｃｍ2 であり、このうち
ｎドレインドリフト領域８０２の抵抗分 (Rdrift) は約
２分の１で約０．５ｍΩ・ｃｍ2 である。今後さらに微
細加工技術が進歩しても、いずれの構造にしろ従来構造
をとる限り，このエピタキシャル層すなわちｎドレイン
ドリフト領域の抵抗分（Rdrift)は低減できないことに
なる。
【００１２】以上の問題に鑑み本発明の目的は，オン抵
抗、特にそのドリフト領域の抵抗分（Rdrift) の低いパ
ワーＭＯＳＦＥＴを提供することにある。また，素子オ
ン抵抗の温度特性を改良し，高温でのオン抵抗増大を抑
えることにある。
抗、特にそのドリフト領域の抵抗分（Rdrift) の低いパ
ワーＭＯＳＦＥＴを提供することにある。また，素子オ
ン抵抗の温度特性を改良し，高温でのオン抵抗増大を抑
えることにある。
【００１３】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一導電型半導体上に第二導電型不純物層を持
つ半導体基板の表面から設けられた第一導電型半導体に
達するトレンチと、残された島部の上部に形成された第
二導電型ベース領域と、その第二導電型ベース領域の表
面層の一部に形成された第一導電型ソース領域と、第二
導電型ベース領域の露出表面上にゲート酸化膜を介して
設けられたゲート電極と、第一導電型ソース領域と第二
導電型ベース領域の表面に共通に接触するソース電極
と、第一導電型半導体の裏面に接触するドレイン電極と
を有する縦型トレンチＭＩＳＦＥＴにおいて、トレンチ
の側壁表面層に、第一導電型ドレインドリフト領域を有
し、第二導電型不純物層の不純物濃度が、第一導電型ド
レインドリフト領域を備えないと仮定した場合の降伏電
圧が素子耐圧とほぼ等しくなる不純物濃度より高不純物
濃度であるものとする。
発明は、第一導電型半導体上に第二導電型不純物層を持
つ半導体基板の表面から設けられた第一導電型半導体に
達するトレンチと、残された島部の上部に形成された第
二導電型ベース領域と、その第二導電型ベース領域の表
面層の一部に形成された第一導電型ソース領域と、第二
導電型ベース領域の露出表面上にゲート酸化膜を介して
設けられたゲート電極と、第一導電型ソース領域と第二
導電型ベース領域の表面に共通に接触するソース電極
と、第一導電型半導体の裏面に接触するドレイン電極と
を有する縦型トレンチＭＩＳＦＥＴにおいて、トレンチ
の側壁表面層に、第一導電型ドレインドリフト領域を有
し、第二導電型不純物層の不純物濃度が、第一導電型ド
レインドリフト領域を備えないと仮定した場合の降伏電
圧が素子耐圧とほぼ等しくなる不純物濃度より高不純物
濃度であるものとする。
【００１４】例えば、第一導電型半導体の表面上に形成
された第二導電型不純物層と、その第二導電型不純物層
の上に形成された第二導電型不純物層より不純物濃度の
高い第二導電型ベース層と、その第二導電型ベース層の
表面層の一部に形成された第一導電型ソース領域と、そ
の第一導電型ソース領域の表面から設けられた第一導電
型半導体に達するトレンチと、そのトレンチ内面に露出
した第二導電型不純物層の表面層に形成された第一導電
型ドレインドリフト領域と、トレンチの内面に露出した
第二導電型ベース層の表面に対向してゲート絶縁膜を介
してトレンチ内に設けられたゲート電極と、トレンチ内
のその他の部分を充填する酸化膜と、第一導電型ソース
領域の表面と第二導電型ベース層の表面露出部とに共通
に接触するソース電極と、第一導電型半導体の裏面に接
触するドレイン電極とを有する縦型トレンチＭＩＳＦＥ
Ｔや、第一導電型半導体基板の表面上に形成された第二
導電型不純物層と、その第二導電型不純物層の表面から
設けられた第一導電型半導体基板に達するトレンチと、
そのトレンチ内面に露出した第二導電型不純物層の表面
層に形成された第一導電型側壁領域と、第二導電型不純
物層の表面層と第一導電型側壁領域の表面層の一部にわ
たって形成された第二導電型ベース領域と、その第二導
電型ベース領域の表面層の一部に形成された第一導電型
ソース領域と、第一導電型ソース領域と第一導電型側壁
領域に挟まれた第二導電型ベース領域の表面上にゲート
絶縁膜を介して形成されたゲート電極と、第一導電型ソ
ース領域の表面と第二導電型ベース領域の表面露出部と
に共通に接触するソース電極と、第一導電型半導体基板
の裏面に接触するドレイン電極と、トレンチ内のその他
の部分を充填する酸化膜とを有する縦型トレンチＭＩＳ
ＦＥＴや、或いは、第一導電型半導体基板の表面上に形
成された第二導電型不純物層と、その第二導電型不純物
層の上に形成された第一導電型不純物層と、その第一導
電型不純物層の表面層の一部に形成された第二導電型ベ
ース領域と、その第二導電型ベース領域の表面層の一部
に形成された第一導電型ソース領域と、第一導電型ソー
ス領域の表面から設けられた第一導電型半導体基板に達
するトレンチと、そのトレンチ内面に露出した第二導電
型不純物層の表面層に形成された第一導電型側壁領域
と、第一導電型ソース領域と第一導電型不純物層に挟ま
れた第二導電型ベース領域の表面上にゲート絶縁膜を介
して形成されたゲート電極と、トレンチ内面に露出した
第二導電型ベース領域の表面および第一導電型ソース領
域の表面に共通に接触するソース電極と、トレンチ内の
その他の部分を充填する酸化膜と、第一導電型半導体基
板の裏面に接触するドレイン電極とを有する縦型トレン
チＭＩＳＦＥＴとすることができる。
された第二導電型不純物層と、その第二導電型不純物層
の上に形成された第二導電型不純物層より不純物濃度の
高い第二導電型ベース層と、その第二導電型ベース層の
表面層の一部に形成された第一導電型ソース領域と、そ
の第一導電型ソース領域の表面から設けられた第一導電
型半導体に達するトレンチと、そのトレンチ内面に露出
した第二導電型不純物層の表面層に形成された第一導電
型ドレインドリフト領域と、トレンチの内面に露出した
第二導電型ベース層の表面に対向してゲート絶縁膜を介
してトレンチ内に設けられたゲート電極と、トレンチ内
のその他の部分を充填する酸化膜と、第一導電型ソース
領域の表面と第二導電型ベース層の表面露出部とに共通
に接触するソース電極と、第一導電型半導体の裏面に接
触するドレイン電極とを有する縦型トレンチＭＩＳＦＥ
Ｔや、第一導電型半導体基板の表面上に形成された第二
導電型不純物層と、その第二導電型不純物層の表面から
設けられた第一導電型半導体基板に達するトレンチと、
そのトレンチ内面に露出した第二導電型不純物層の表面
層に形成された第一導電型側壁領域と、第二導電型不純
物層の表面層と第一導電型側壁領域の表面層の一部にわ
たって形成された第二導電型ベース領域と、その第二導
電型ベース領域の表面層の一部に形成された第一導電型
ソース領域と、第一導電型ソース領域と第一導電型側壁
領域に挟まれた第二導電型ベース領域の表面上にゲート
絶縁膜を介して形成されたゲート電極と、第一導電型ソ
ース領域の表面と第二導電型ベース領域の表面露出部と
に共通に接触するソース電極と、第一導電型半導体基板
の裏面に接触するドレイン電極と、トレンチ内のその他
の部分を充填する酸化膜とを有する縦型トレンチＭＩＳ
ＦＥＴや、或いは、第一導電型半導体基板の表面上に形
成された第二導電型不純物層と、その第二導電型不純物
層の上に形成された第一導電型不純物層と、その第一導
電型不純物層の表面層の一部に形成された第二導電型ベ
ース領域と、その第二導電型ベース領域の表面層の一部
に形成された第一導電型ソース領域と、第一導電型ソー
ス領域の表面から設けられた第一導電型半導体基板に達
するトレンチと、そのトレンチ内面に露出した第二導電
型不純物層の表面層に形成された第一導電型側壁領域
と、第一導電型ソース領域と第一導電型不純物層に挟ま
れた第二導電型ベース領域の表面上にゲート絶縁膜を介
して形成されたゲート電極と、トレンチ内面に露出した
第二導電型ベース領域の表面および第一導電型ソース領
域の表面に共通に接触するソース電極と、トレンチ内の
その他の部分を充填する酸化膜と、第一導電型半導体基
板の裏面に接触するドレイン電極とを有する縦型トレン
チＭＩＳＦＥＴとすることができる。
【００１５】また、第一導電型半導体上に第一導電型不
純物層を持つ半導体基板の表面から設けられた第一導電
型半導体に達するトレンチと、残された島部の上部に形
成された第二導電型ベース領域と、その第二導電型ベー
ス領域の表面層の一部に形成された第一導電型ソース領
域と、第二導電型ベース領域の露出表面上にゲート酸化
膜を介して設けられたゲート電極と、第一導電型ソース
領域と第二導電型ベース領域の表面に共通に接触するソ
ース電極と、第一導電型半導体の裏面に接触するドレイ
ン電極とを有する縦型トレンチＭＩＳＦＥＴにおいて、
トレンチの側壁表面層に、第二導電型側壁領域を有し、
第一導電型不純物層の不純物濃度が、第二導電型側壁領
域を備えないと仮定した場合の降伏電圧が素子耐圧とほ
ぼ等しくなる不純物濃度より高不純物濃度であるもので
もよい。
純物層を持つ半導体基板の表面から設けられた第一導電
型半導体に達するトレンチと、残された島部の上部に形
成された第二導電型ベース領域と、その第二導電型ベー
ス領域の表面層の一部に形成された第一導電型ソース領
域と、第二導電型ベース領域の露出表面上にゲート酸化
膜を介して設けられたゲート電極と、第一導電型ソース
領域と第二導電型ベース領域の表面に共通に接触するソ
ース電極と、第一導電型半導体の裏面に接触するドレイ
ン電極とを有する縦型トレンチＭＩＳＦＥＴにおいて、
トレンチの側壁表面層に、第二導電型側壁領域を有し、
第一導電型不純物層の不純物濃度が、第二導電型側壁領
域を備えないと仮定した場合の降伏電圧が素子耐圧とほ
ぼ等しくなる不純物濃度より高不純物濃度であるもので
もよい。
【００１６】例えば、第一導電型半導体の表面上に形成
された第一導電型ドレインドリフト層と、その第一導電
型ドレインドリフト層の上に形成された第二導電型ベー
ス層と、その第二導電型ベース層の表面層の一部に形成
された第一導電型ソース領域と、その第一導電型ソース
領域の表面から設けられた第一導電型半導体に達するト
レンチと、そのトレンチ内面に露出した第一導電型ドレ
インドリフト層の下部の表面層に形成された第二導電型
側壁領域と、トレンチ内面に露出した第一導電型ドレイ
ンドリフト層の上部の表面とトレンチの内面に露出した
第二導電型ベース層の表面とに対向してゲート絶縁膜を
介してトレンチ内に設けられたゲート電極と、トレンチ
内のその他の部分を充填する酸化膜と、第一導電型ソー
ス領域の表面と第二導電型ベース層の表面露出部とに共
通に接触するソース電極と、第一導電型半導体の裏面に
接触するドレイン電極とを有する縦型トレンチＭＩＳＦ
ＥＴや、第一導電型半導体の表面上に形成された第一導
電型不純物層と、その第一導電型不純物層の表面層の一
部に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層の一部に形成された第一導電型ソ
ース領域と、その第一導電型不純物層の表面から設けら
れた第一導電型半導体に達するトレンチと、そのトレン
チ内面に露出した第一導電型不純物層の露出表面層に形
成された第二導電型側壁領域と、第一導電型ソース領域
と第一導電型不純物層に挟まれた第二導電型ベース領域
の表面上にゲート絶縁膜を介して形成されたゲート電極
と、第一導電型ソース領域の表面と第二導電型ベース領
域の表面露出部とに共通に接触するソース電極と、第一
導電型半導体の裏面に接触するドレイン電極と、トレン
チ内のその他の部分を充填する酸化膜とを有する縦型ト
レンチＭＩＳＦＥＴ、或いは、第一導電型半導体の表面
上に形成された第一導電型不純物層と、その第一導電型
不純物層の表面層の一部に形成された第二導電型ベース
領域と、その第二導電型ベース領域の表面層の一部に形
成された第一導電型ソース領域と、その第一導電型ソー
ス領域の表面から設けられた第一導電型半導体に達する
トレンチと、そのトレンチ内面に露出した第一導電型不
純物層の表面層に形成された第二導電型側壁領域と、第
一導電型ソース領域と第一導電型不純物層に挟まれた第
二導電型ベース領域の表面上にゲート絶縁膜を介して形
成されたゲート電極と、トレンチ内面に露出した第二導
電型ベース領域の表面および第一導電型ソース領域の表
面に共通に接触するソース電極と、トレンチ内のその他
の部分を充填する酸化膜と、第一導電型半導体の裏面に
接触するドレイン電極とを有する縦型トレンチＭＩＳＦ
ＥＴとすることができる。
された第一導電型ドレインドリフト層と、その第一導電
型ドレインドリフト層の上に形成された第二導電型ベー
ス層と、その第二導電型ベース層の表面層の一部に形成
された第一導電型ソース領域と、その第一導電型ソース
領域の表面から設けられた第一導電型半導体に達するト
レンチと、そのトレンチ内面に露出した第一導電型ドレ
インドリフト層の下部の表面層に形成された第二導電型
側壁領域と、トレンチ内面に露出した第一導電型ドレイ
ンドリフト層の上部の表面とトレンチの内面に露出した
第二導電型ベース層の表面とに対向してゲート絶縁膜を
介してトレンチ内に設けられたゲート電極と、トレンチ
内のその他の部分を充填する酸化膜と、第一導電型ソー
ス領域の表面と第二導電型ベース層の表面露出部とに共
通に接触するソース電極と、第一導電型半導体の裏面に
接触するドレイン電極とを有する縦型トレンチＭＩＳＦ
ＥＴや、第一導電型半導体の表面上に形成された第一導
電型不純物層と、その第一導電型不純物層の表面層の一
部に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層の一部に形成された第一導電型ソ
ース領域と、その第一導電型不純物層の表面から設けら
れた第一導電型半導体に達するトレンチと、そのトレン
チ内面に露出した第一導電型不純物層の露出表面層に形
成された第二導電型側壁領域と、第一導電型ソース領域
と第一導電型不純物層に挟まれた第二導電型ベース領域
の表面上にゲート絶縁膜を介して形成されたゲート電極
と、第一導電型ソース領域の表面と第二導電型ベース領
域の表面露出部とに共通に接触するソース電極と、第一
導電型半導体の裏面に接触するドレイン電極と、トレン
チ内のその他の部分を充填する酸化膜とを有する縦型ト
レンチＭＩＳＦＥＴ、或いは、第一導電型半導体の表面
上に形成された第一導電型不純物層と、その第一導電型
不純物層の表面層の一部に形成された第二導電型ベース
領域と、その第二導電型ベース領域の表面層の一部に形
成された第一導電型ソース領域と、その第一導電型ソー
ス領域の表面から設けられた第一導電型半導体に達する
トレンチと、そのトレンチ内面に露出した第一導電型不
純物層の表面層に形成された第二導電型側壁領域と、第
一導電型ソース領域と第一導電型不純物層に挟まれた第
二導電型ベース領域の表面上にゲート絶縁膜を介して形
成されたゲート電極と、トレンチ内面に露出した第二導
電型ベース領域の表面および第一導電型ソース領域の表
面に共通に接触するソース電極と、トレンチ内のその他
の部分を充填する酸化膜と、第一導電型半導体の裏面に
接触するドレイン電極とを有する縦型トレンチＭＩＳＦ
ＥＴとすることができる。
【００１７】特に、トレンチ内壁表面層の第一導電型ド
レインドリフト領域或いは、第二導電型側壁領域が不純
物拡散層からなることがよい。そして、上記のような縦
型トレンチＭＩＳＦＥＴの製造方法としては、トレンチ
内壁表面層の第一導電型ドレインドリフト領域或いは、
第二導電型側壁領域を、トレンチ内面への斜めイオン注
入および熱処理により形成するものとする。
レインドリフト領域或いは、第二導電型側壁領域が不純
物拡散層からなることがよい。そして、上記のような縦
型トレンチＭＩＳＦＥＴの製造方法としては、トレンチ
内壁表面層の第一導電型ドレインドリフト領域或いは、
第二導電型側壁領域を、トレンチ内面への斜めイオン注
入および熱処理により形成するものとする。
【００１８】
【作用】上記の手段を講じ、トレンチの側壁表面層に、
第一導電型ドレインドリフト領域を有し、第二導電型不
純物層の不純物濃度が、第一導電型ドレインドリフト領
域を備えないと仮定した場合の降伏電圧が素子耐圧とほ
ぼ等しくなる不純物濃度より高不純物濃度とすることに
よって、素子耐圧より低い電圧で第一導電型ドレインド
リフト領域および第二導電型領域に空乏層が充満して、
この両領域の正・負の固定電荷がバランスし，電界緩和
を行い高耐圧を実現し、かつ、高不純物濃度の第一導電
型ドレインドリフト領域のため、オン抵抗の低い縦型ト
レンチＭＩＳＦＥＴとすることができる。
第一導電型ドレインドリフト領域を有し、第二導電型不
純物層の不純物濃度が、第一導電型ドレインドリフト領
域を備えないと仮定した場合の降伏電圧が素子耐圧とほ
ぼ等しくなる不純物濃度より高不純物濃度とすることに
よって、素子耐圧より低い電圧で第一導電型ドレインド
リフト領域および第二導電型領域に空乏層が充満して、
この両領域の正・負の固定電荷がバランスし，電界緩和
を行い高耐圧を実現し、かつ、高不純物濃度の第一導電
型ドレインドリフト領域のため、オン抵抗の低い縦型ト
レンチＭＩＳＦＥＴとすることができる。
【００１９】また、トレンチの側壁表面層に、第二導電
型側壁領域を有し、第一導電型不純物層の不純物濃度
が、第二導電型側壁領域を備えないと仮定した場合の降
伏電圧が素子耐圧とほぼ等しくなる不純物濃度より高不
純物濃度とすることによって、素子耐圧より低い電圧で
第一導電型ドレインドリフト領域および第二導電型側壁
領域に空乏層が充満して、この両領域の正・負の固定電
荷がバランスし，電界緩和を行い高耐圧を実現し、か
つ、高不純物濃度の第一導電型ドレインドリフト領域の
ため、オン抵抗の低い縦型トレンチＭＩＳＦＥＴとする
ことができる。
型側壁領域を有し、第一導電型不純物層の不純物濃度
が、第二導電型側壁領域を備えないと仮定した場合の降
伏電圧が素子耐圧とほぼ等しくなる不純物濃度より高不
純物濃度とすることによって、素子耐圧より低い電圧で
第一導電型ドレインドリフト領域および第二導電型側壁
領域に空乏層が充満して、この両領域の正・負の固定電
荷がバランスし，電界緩和を行い高耐圧を実現し、か
つ、高不純物濃度の第一導電型ドレインドリフト領域の
ため、オン抵抗の低い縦型トレンチＭＩＳＦＥＴとする
ことができる。
【００２０】また，ドレインドリフト領域を高濃度化す
ることによって、この領域のオン抵抗の温度依存性を小
さくし，高温での素子のオン抵抗増大を抑えることがで
きる。特に、トレンチ内壁表面層の第一導電型ドレイン
ドリフト領域或いは、第二導電型側壁領域が不純物拡散
層からなるものとすれば、高不純物濃度の領域が容易に
形成できる。
ることによって、この領域のオン抵抗の温度依存性を小
さくし，高温での素子のオン抵抗増大を抑えることがで
きる。特に、トレンチ内壁表面層の第一導電型ドレイン
ドリフト領域或いは、第二導電型側壁領域が不純物拡散
層からなるものとすれば、高不純物濃度の領域が容易に
形成できる。
【００２１】そして、上記のような縦型トレンチＭＩＳ
ＦＥＴの製造方法としては、トレンチ内壁表面層の第一
導電型ドレインドリフト領域或いは、第二導電型側壁領
域を、トレンチ内面への斜めイオン注入および熱処理に
より形成すれば、微細な構造が形成できる。
ＦＥＴの製造方法としては、トレンチ内壁表面層の第一
導電型ドレインドリフト領域或いは、第二導電型側壁領
域を、トレンチ内面への斜めイオン注入および熱処理に
より形成すれば、微細な構造が形成できる。
【００２２】
【実施例】以下図面を参照しながら、本発明の実施例に
ついて詳しく説明する。ここでは素子耐圧６０ＶのＭＯ
ＳＦＥＴの場合を例に説明するが、本発明は素子耐圧３
０〜１２００Ｖ，出力電流１〜１００Ａ程度のパワーＭ
ＯＳＦＥＴにも適用できる。
ついて詳しく説明する。ここでは素子耐圧６０ＶのＭＯ
ＳＦＥＴの場合を例に説明するが、本発明は素子耐圧３
０〜１２００Ｖ，出力電流１〜１００Ａ程度のパワーＭ
ＯＳＦＥＴにも適用できる。
【００２３】図１に本発明の第一の実施例の縦型ＭＯＳ
ＦＥＴの要部のソース電極を除去した状態での斜視断面
図を示す。ここでは、トレンチの半分を含む単位セルを
示している。実際の素子では，この単位セルを直線Ａ−
Ｂ，Ｃ−Ｄに関して反転・繰り返しして多数のセルを並
列接続したものとすることが多い。また、図のトランジ
スタの部分は電流を流す活性領域であるが、実際の半導
体素子では、この他に主として耐圧を分担する周辺部分
が必要である。ここでは、周辺部分は一般の方式に従っ
た構造とするので、記述を省略する。
ＦＥＴの要部のソース電極を除去した状態での斜視断面
図を示す。ここでは、トレンチの半分を含む単位セルを
示している。実際の素子では，この単位セルを直線Ａ−
Ｂ，Ｃ−Ｄに関して反転・繰り返しして多数のセルを並
列接続したものとすることが多い。また、図のトランジ
スタの部分は電流を流す活性領域であるが、実際の半導
体素子では、この他に主として耐圧を分担する周辺部分
が必要である。ここでは、周辺部分は一般の方式に従っ
た構造とするので、記述を省略する。
【００２４】図１において、比抵抗１ｍΩ・ｃｍのｎ+
サブストレート１０１上に、比抵抗０．８Ω・ｃｍ、厚
さ（ｔａ）８μｍのｐ型不純物層１１１を積層したエピ
タキシャル基板の表面層に、表面不純物濃度３．５×１
０17ｃｍ-3、拡散深さ（ｔｅ）３．０μｍのｐベース領
域１０３が形成され、その表面層の一部に表面不純物濃
度２．０×１０20ｃｍ-3、拡散深さ（ｔｇ）０．５μｍ
のｎ+ ソース領域１０４が形成されている。そのエピタ
キシャル基板の表面から、幅（２×ｔｃ）１μｍ、深さ
（ｔｂ）９μｍのトレンチ１０５が形成され、トレンチ
１０５の内面には、表面不純物濃度１．１×１０17ｃｍ
-3、拡散深さ（ｔｄ）０．３μｍのｎドレインドリフト
領域１０２が形成されている。トレンチ１０５の内部に
は、深さ（ｔｆ）２．５μｍのところまで酸化膜１１２
が充填され、その上部には、多結晶シリコンからなるゲ
ート電極１０７があって、厚さ５０ｎｍのゲート酸化膜
１０６を介してｐベース領域１０３の側面に対向してい
る。ゲート電極１０７の上には、ＣＶＤ酸化膜１１２お
よび絶縁膜１１３が堆積されている。半導体基板の最上
表面のｎ+ ソース領域１０４が形成されていない部分に
は、高濃度のｐ+ コンタクト領域１１０が形成され、ｎ
+ ソース領域１０４とｐ+ コンタクト領域１１０との表
面に共通に接触するソース電極（図示せず）が設けら
れ、一方ｎ+ サブストレート１０１の裏面にはドレイン
電極１０９が設けられている。Ａ−Ｂ線とＣ−Ｄ線との
間の距離（Ｔ）は、このＭＯＳＦＥＴの単位セルのハー
フピッチであり、例えば２μｍである。このとき、ｔｈ
は１．２μｍとなる。
サブストレート１０１上に、比抵抗０．８Ω・ｃｍ、厚
さ（ｔａ）８μｍのｐ型不純物層１１１を積層したエピ
タキシャル基板の表面層に、表面不純物濃度３．５×１
０17ｃｍ-3、拡散深さ（ｔｅ）３．０μｍのｐベース領
域１０３が形成され、その表面層の一部に表面不純物濃
度２．０×１０20ｃｍ-3、拡散深さ（ｔｇ）０．５μｍ
のｎ+ ソース領域１０４が形成されている。そのエピタ
キシャル基板の表面から、幅（２×ｔｃ）１μｍ、深さ
（ｔｂ）９μｍのトレンチ１０５が形成され、トレンチ
１０５の内面には、表面不純物濃度１．１×１０17ｃｍ
-3、拡散深さ（ｔｄ）０．３μｍのｎドレインドリフト
領域１０２が形成されている。トレンチ１０５の内部に
は、深さ（ｔｆ）２．５μｍのところまで酸化膜１１２
が充填され、その上部には、多結晶シリコンからなるゲ
ート電極１０７があって、厚さ５０ｎｍのゲート酸化膜
１０６を介してｐベース領域１０３の側面に対向してい
る。ゲート電極１０７の上には、ＣＶＤ酸化膜１１２お
よび絶縁膜１１３が堆積されている。半導体基板の最上
表面のｎ+ ソース領域１０４が形成されていない部分に
は、高濃度のｐ+ コンタクト領域１１０が形成され、ｎ
+ ソース領域１０４とｐ+ コンタクト領域１１０との表
面に共通に接触するソース電極（図示せず）が設けら
れ、一方ｎ+ サブストレート１０１の裏面にはドレイン
電極１０９が設けられている。Ａ−Ｂ線とＣ−Ｄ線との
間の距離（Ｔ）は、このＭＯＳＦＥＴの単位セルのハー
フピッチであり、例えば２μｍである。このとき、ｔｈ
は１．２μｍとなる。
【００２５】図１の第一の実施例のＭＯＳＦＥＴでは，
ドレイン電極１０９とソース電極（図示せず）間に電圧
が印加されているとき、ゲート電極１０７にしきい値電
圧以上の電圧が印加されると，ゲート電極１０７に面し
たｐベース領域１０３の表面層にｎ型に反転したチャネ
ルができ，ドレイン電極１０９とソース電極（図示せ
ず）との間が導通状態となる。この時ソース電極（図示
せず）から電子がｎ+ ソース領域１０４→チャネル→ｎ
ドレインドリフト領域１０２→ｎ+ サブストレート１０
１と流れドレイン電極１０９に到達する。
ドレイン電極１０９とソース電極（図示せず）間に電圧
が印加されているとき、ゲート電極１０７にしきい値電
圧以上の電圧が印加されると，ゲート電極１０７に面し
たｐベース領域１０３の表面層にｎ型に反転したチャネ
ルができ，ドレイン電極１０９とソース電極（図示せ
ず）との間が導通状態となる。この時ソース電極（図示
せず）から電子がｎ+ ソース領域１０４→チャネル→ｎ
ドレインドリフト領域１０２→ｎ+ サブストレート１０
１と流れドレイン電極１０９に到達する。
【００２６】一方，オフ状態ではｐベース領域１０３／
ｎドレインドリフト領域１０２間、ｎドレインドリフト
領域１０２／ｐ型不純物層１１１間、およびｐ型不純物
層１１１／ｎ+ サブストレート１０１間のｐｎ接合から
空乏層が広がり，素子耐圧より低い電圧でｎドレインド
リフト領域１０２，ｐ型不純物層１１１に空乏層が充満
する。この両領域の正・負の固定電荷がバランスし，電
界緩和を行い高耐圧を実現する。ここで，両領域の厚さ
ｔｄおよびｔｈはいずれも０．１〜２．０μｍの値で十
分薄いため，１０17ｃｍ-3以上の高濃度に設定しても空
乏化できる。すなわち，高耐圧を維持しつつ，この単位
ユニット内のｎドレインドリフト領域１０２のオン抵抗
を低減できることを意味する。
ｎドレインドリフト領域１０２間、ｎドレインドリフト
領域１０２／ｐ型不純物層１１１間、およびｐ型不純物
層１１１／ｎ+ サブストレート１０１間のｐｎ接合から
空乏層が広がり，素子耐圧より低い電圧でｎドレインド
リフト領域１０２，ｐ型不純物層１１１に空乏層が充満
する。この両領域の正・負の固定電荷がバランスし，電
界緩和を行い高耐圧を実現する。ここで，両領域の厚さ
ｔｄおよびｔｈはいずれも０．１〜２．０μｍの値で十
分薄いため，１０17ｃｍ-3以上の高濃度に設定しても空
乏化できる。すなわち，高耐圧を維持しつつ，この単位
ユニット内のｎドレインドリフト領域１０２のオン抵抗
を低減できることを意味する。
【００２７】例えば，図１の第一の実施例、および図
７、図８の従来の縦型ＭＯＳＦＥＴにおいて、単位ユニ
ットのハーフピッチＴを２μｍとすると，従来例におい
ては，いずれも単位ユニット内のｎ型ドレインドリフト
領域の電荷は，ｎエピタキシャル層のｎドレインドリフ
ト領域７０２、８０２の比抵抗が０．８Ω・ｃｍの場合
１．４×１０12ｃｍ-2となる。これはオン抵抗に換算す
ると０．４８ｍΩ・ｃｍ2となる。ところが，本発明に
よる第一の実施例では，ｎドレインドリフト領域１０２
の電荷は１．６×１０12ｃｍ-2であり，この領域の抵抗
値（Rdrift）を約１２％低減でき０．４３ｍΩ・ｃｍ2
となる。
７、図８の従来の縦型ＭＯＳＦＥＴにおいて、単位ユニ
ットのハーフピッチＴを２μｍとすると，従来例におい
ては，いずれも単位ユニット内のｎ型ドレインドリフト
領域の電荷は，ｎエピタキシャル層のｎドレインドリフ
ト領域７０２、８０２の比抵抗が０．８Ω・ｃｍの場合
１．４×１０12ｃｍ-2となる。これはオン抵抗に換算す
ると０．４８ｍΩ・ｃｍ2となる。ところが，本発明に
よる第一の実施例では，ｎドレインドリフト領域１０２
の電荷は１．６×１０12ｃｍ-2であり，この領域の抵抗
値（Rdrift）を約１２％低減でき０．４３ｍΩ・ｃｍ2
となる。
【００２８】さらに，トレンチ幅（２×ｔｃ）およびハ
ーフピッチ（Ｔ）を低減する微細化を行う場合，従来例
ではドリフト領域の抵抗（Rdrift）の低減は期待できな
いが，本発明による第一の実施例では大幅なオン抵抗低
減が可能となる。例えば，トレンチ幅（２×ｔｃ）を
０．５μｍ，素子ピッチ（Ｔ）を１．５μｍとすると，
ｎドレインドリフト領域１０２の電荷は１．６×１０12
ｃｍ-2と先の例とほぼ等しい値を維持できるため，集積
度が高まった分，ｎドレインドリフト領域１０２の抵抗
（Rdrift）は低減し０．３２ｍΩ・ｃｍ2となる。この
ように本発明によれば，本例で用いた微細加工ルールで
はもちろん，さらに微細化を進めるにつれて効果が顕著
となる。特に図のように、島部１１５の奥行き方向でｎ
+ソース領域１０４の間にｐ+コンタクト領域１１０を設
ける構造は、島部１１５の幅を狭くでき、集積度を高め
るのに適した構造である。
ーフピッチ（Ｔ）を低減する微細化を行う場合，従来例
ではドリフト領域の抵抗（Rdrift）の低減は期待できな
いが，本発明による第一の実施例では大幅なオン抵抗低
減が可能となる。例えば，トレンチ幅（２×ｔｃ）を
０．５μｍ，素子ピッチ（Ｔ）を１．５μｍとすると，
ｎドレインドリフト領域１０２の電荷は１．６×１０12
ｃｍ-2と先の例とほぼ等しい値を維持できるため，集積
度が高まった分，ｎドレインドリフト領域１０２の抵抗
（Rdrift）は低減し０．３２ｍΩ・ｃｍ2となる。この
ように本発明によれば，本例で用いた微細加工ルールで
はもちろん，さらに微細化を進めるにつれて効果が顕著
となる。特に図のように、島部１１５の奥行き方向でｎ
+ソース領域１０４の間にｐ+コンタクト領域１１０を設
ける構造は、島部１１５の幅を狭くでき、集積度を高め
るのに適した構造である。
【００２９】また，温度特性に関し，従来例のドレイン
ドリフト領域の比抵抗は０．８Ω・ｃｍでありこれを不
純物濃度に換算すると７．０×１０15ｃｍ-3となる。こ
れに対し，本発明によればこの領域の最大不純物濃度
は，先に述べたように約１０倍以上となり，１０17ｃｍ
-3以上の領域を設けることができる。高不純物濃度を有
する半導体のオン抵抗の温度特性が小さいことは知られ
ており，素子全体として，オン抵抗の温度特性の改善が
期待できる。図８に示す従来構造の素子では，室温に対
し１５０℃でオン抵抗が約２．２倍になるのに対し，本
発明によれば，約１．６〜２倍程度に抑えられる。
ドリフト領域の比抵抗は０．８Ω・ｃｍでありこれを不
純物濃度に換算すると７．０×１０15ｃｍ-3となる。こ
れに対し，本発明によればこの領域の最大不純物濃度
は，先に述べたように約１０倍以上となり，１０17ｃｍ
-3以上の領域を設けることができる。高不純物濃度を有
する半導体のオン抵抗の温度特性が小さいことは知られ
ており，素子全体として，オン抵抗の温度特性の改善が
期待できる。図８に示す従来構造の素子では，室温に対
し１５０℃でオン抵抗が約２．２倍になるのに対し，本
発明によれば，約１．６〜２倍程度に抑えられる。
【００３０】また、同一のオン抵抗を実現する場合，従
来に比べチップサイズが低減できるため，ゲート面積，
各接合面積が低減する。この結果，寄生容量が低減し，
スイッチング損失が低減するという効果も得られる。図
９（ａ）ないし（ｃ）および図１０（ａ）ないし（ｃ）
に図１の第一の実施例の縦型トレンチＭＯＳＦＥＴの製
造方法を説明するための工程順の断面図を示す。比抵抗
１ｍΩ・ｃｍのｎ+ サブストレート１０１上に比抵抗
０．８Ω・ｃｍのｐ型不純物層１１１を厚さ８μｍ（ｔ
ａ）エピタキシャル成長させる。さらに酸化膜９０１を
形成し，フォトレジスト９０２を塗布して，トレンチ１
０５形成のためのパターニングを行う。続いて四塩化炭
素と酸素との混合ガスを用い、ＲＩＥ（反応性イオンエ
ッチング）法により、異方性エッチングを行いトレンチ
１０５を形成する。ここで，トレンチ１０５の寸法は深
さ９μｍ（ｔｂ），幅１μｍ（２ｔｃ）である［図９
（ａ）］。
来に比べチップサイズが低減できるため，ゲート面積，
各接合面積が低減する。この結果，寄生容量が低減し，
スイッチング損失が低減するという効果も得られる。図
９（ａ）ないし（ｃ）および図１０（ａ）ないし（ｃ）
に図１の第一の実施例の縦型トレンチＭＯＳＦＥＴの製
造方法を説明するための工程順の断面図を示す。比抵抗
１ｍΩ・ｃｍのｎ+ サブストレート１０１上に比抵抗
０．８Ω・ｃｍのｐ型不純物層１１１を厚さ８μｍ（ｔ
ａ）エピタキシャル成長させる。さらに酸化膜９０１を
形成し，フォトレジスト９０２を塗布して，トレンチ１
０５形成のためのパターニングを行う。続いて四塩化炭
素と酸素との混合ガスを用い、ＲＩＥ（反応性イオンエ
ッチング）法により、異方性エッチングを行いトレンチ
１０５を形成する。ここで，トレンチ１０５の寸法は深
さ９μｍ（ｔｂ），幅１μｍ（２ｔｃ）である［図９
（ａ）］。
【００３１】この後，砒素イオン９０３の斜めイオン注
入と，熱処理を行いｎドレインドリフト領域１０２を形
成する［同図（ｂ）］。この拡散層の深さは０．３μｍ
（ｔｄ），表面濃度は１．１×１０17ｃｍ-3とする。次
に減圧ＣＶＤ法により、シリコン酸化膜を堆積して、ト
レンチ１０５を酸化膜１１２で充填し平坦化する。この
後島部１１５の上表面からホウ素のイオン注入によりｐ
ベース領域１０３を拡散深さ（ｔｅ）２μｍとなるよう
に形成する［同図（ｃ）］。表面不純物濃度は約３．５
×１０17ｃｍ-3である。
入と，熱処理を行いｎドレインドリフト領域１０２を形
成する［同図（ｂ）］。この拡散層の深さは０．３μｍ
（ｔｄ），表面濃度は１．１×１０17ｃｍ-3とする。次
に減圧ＣＶＤ法により、シリコン酸化膜を堆積して、ト
レンチ１０５を酸化膜１１２で充填し平坦化する。この
後島部１１５の上表面からホウ素のイオン注入によりｐ
ベース領域１０３を拡散深さ（ｔｅ）２μｍとなるよう
に形成する［同図（ｃ）］。表面不純物濃度は約３．５
×１０17ｃｍ-3である。
【００３２】さらにトレンチ１０５内の酸化膜１１２を
２．５μｍの深さ（ｔｆ）までエッチングし，ｐベース
領域１０３の側壁表面を露出し，熱酸化法によりゲート
酸化膜１０６を厚さ５０ｎｍ形成する。続いて減圧ＣＶ
Ｄ法により多結晶シリコンをトレンチ１０５内の酸化膜
１１２上に充填し，パターニングおよびエッチングによ
りゲート電極１０７を形成する［図１０（ａ）］。この
ゲート電極１０７は活性領域の外部で，隣接ユニット間
で接続され，素子全体としてのゲート電極となる。
２．５μｍの深さ（ｔｆ）までエッチングし，ｐベース
領域１０３の側壁表面を露出し，熱酸化法によりゲート
酸化膜１０６を厚さ５０ｎｍ形成する。続いて減圧ＣＶ
Ｄ法により多結晶シリコンをトレンチ１０５内の酸化膜
１１２上に充填し，パターニングおよびエッチングによ
りゲート電極１０７を形成する［図１０（ａ）］。この
ゲート電極１０７は活性領域の外部で，隣接ユニット間
で接続され，素子全体としてのゲート電極となる。
【００３３】次に島部１１５の上表面から砒素イオンの
注入および熱処理によりｎ+ ソース領域１０４を形成す
る。この拡散層の深さ（ｔｇ）は０．５μｍ、表面濃度
は２．０×１０20ｃｍ-3である。なお，ｎ+ ソース領域
１０４の下のｐベース領域１０３の最高濃度は３．０×
１０17ｃｍ-3である。この濃度で、ＭＯＳＦＥＴのしき
い値電圧が決まり、上の値の場合はしきい値は約１Ｖと
なる。この時パターニングにより、図の奥行き方向にｎ
+ ソース領域１０４の非形成領域を設け、図示されてい
ないがここにｐ+ コンタクト領域を形成する［同図
（ｂ）］。
注入および熱処理によりｎ+ ソース領域１０４を形成す
る。この拡散層の深さ（ｔｇ）は０．５μｍ、表面濃度
は２．０×１０20ｃｍ-3である。なお，ｎ+ ソース領域
１０４の下のｐベース領域１０３の最高濃度は３．０×
１０17ｃｍ-3である。この濃度で、ＭＯＳＦＥＴのしき
い値電圧が決まり、上の値の場合はしきい値は約１Ｖと
なる。この時パターニングにより、図の奥行き方向にｎ
+ ソース領域１０４の非形成領域を設け、図示されてい
ないがここにｐ+ コンタクト領域を形成する［同図
（ｂ）］。
【００３４】次に絶縁膜１１３を形成し，コンタクト窓
開けを行い，ソース電極１０８を形成してｎ+ ソース領
域１０４およびｐ+ コンタクト領域１１０との接触をと
る。その後、パッシベーション工程を施し、ウェハを裏
面研磨で薄くし，蒸着法により裏面のドレイン電極１０
９を形成しウェハ工程を終了する［同図（ｃ）］。図２
〜６に本発明の第二から六の実施例を示す。設計の方針
は前例と同様である。
開けを行い，ソース電極１０８を形成してｎ+ ソース領
域１０４およびｐ+ コンタクト領域１１０との接触をと
る。その後、パッシベーション工程を施し、ウェハを裏
面研磨で薄くし，蒸着法により裏面のドレイン電極１０
９を形成しウェハ工程を終了する［同図（ｃ）］。図２
〜６に本発明の第二から六の実施例を示す。設計の方針
は前例と同様である。
【００３５】図２に本発明の第二の実施例のＭＯＳＦＥ
Ｔの要部のソース電極を除去した斜視断面図を示す。こ
の例では、ｎ+ サブストレート２０１上に、ｐ型半導体
層をエピタキシャル成長して、ｐ型不純物層２１１を形
成したエピタキシャル基板に、表面からトレンチ２０５
を形成し、そのトレンチ２０５の内壁に砒素を斜めイオ
ン注入し、熱処理してｎドレインドリフト領域２０２を
形成している点は、第一の実施例と同じである。しか
し、トレンチ２０５の形成で残った島部２１５の上表面
層に、トレンチ２０５の端から少し離してしかもｎドレ
インドリフト領域２０２にかかるように、選択的にｐベ
ース領域２０３を形成し、そのｐベース領域２０３の表
面層にｎソース領域２０４が形成されている。ｎソース
領域２０４とｎドレインドリフト領域２０２に挟まれた
ｐベース領域２０３の表面上にゲート酸化膜２０６を介
して多結晶シリコンからなるゲート電極２０７が設けら
れている。ｐベース領域２０３の表面のｎ+ ソース領域
２０４が形成されていない部分には、高濃度のｐ+ コン
タクト領域２１０が形成され、ｎ+ ソース領域２０４と
ｐ+ コンタクト領域２１０との表面に共通に接触するソ
ース電極（図示せず）が設けられ、ｎ+ サブストレート
２０１の裏面にはドレイン電極２０９が設けられてい
る。Ａ−Ｂ線とＣ−Ｄ線との間の距離（Ｔ）は、このＭ
ＯＳＦＥＴの単位セルのハーフピッチであり、例えば２
μｍである。トレンチ２０５内には酸化膜２１２を充填
し、その上に図のようにゲート電極２０７を延長するこ
ともできる。
Ｔの要部のソース電極を除去した斜視断面図を示す。こ
の例では、ｎ+ サブストレート２０１上に、ｐ型半導体
層をエピタキシャル成長して、ｐ型不純物層２１１を形
成したエピタキシャル基板に、表面からトレンチ２０５
を形成し、そのトレンチ２０５の内壁に砒素を斜めイオ
ン注入し、熱処理してｎドレインドリフト領域２０２を
形成している点は、第一の実施例と同じである。しか
し、トレンチ２０５の形成で残った島部２１５の上表面
層に、トレンチ２０５の端から少し離してしかもｎドレ
インドリフト領域２０２にかかるように、選択的にｐベ
ース領域２０３を形成し、そのｐベース領域２０３の表
面層にｎソース領域２０４が形成されている。ｎソース
領域２０４とｎドレインドリフト領域２０２に挟まれた
ｐベース領域２０３の表面上にゲート酸化膜２０６を介
して多結晶シリコンからなるゲート電極２０７が設けら
れている。ｐベース領域２０３の表面のｎ+ ソース領域
２０４が形成されていない部分には、高濃度のｐ+ コン
タクト領域２１０が形成され、ｎ+ ソース領域２０４と
ｐ+ コンタクト領域２１０との表面に共通に接触するソ
ース電極（図示せず）が設けられ、ｎ+ サブストレート
２０１の裏面にはドレイン電極２０９が設けられてい
る。Ａ−Ｂ線とＣ−Ｄ線との間の距離（Ｔ）は、このＭ
ＯＳＦＥＴの単位セルのハーフピッチであり、例えば２
μｍである。トレンチ２０５内には酸化膜２１２を充填
し、その上に図のようにゲート電極２０７を延長するこ
ともできる。
【００３６】この第二の実施例においても、素子耐圧よ
り低い電圧でｎドレインドリフト領域２０２，ｐ型不純
物層２１１に空乏層が充満する。この両領域の正・負の
固定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，１０17ｃｍ-3以上の高濃度に設定しても空乏化でき
る。すなわち，高耐圧を維持しつつ，この単位ユニット
内のｎドレインドリフト領域２０２のオン抵抗を低減で
きる。このように、オン抵抗の温度依存性や、スイッチ
ング損失に関しても図１の第一の実施例と同じ効果が得
られることは言うまでもない。しかもゲート電極２０７
がトレンチ２０５内ではなく、島部２１５の表面上に設
けられているので、製造が容易である。また、図のよう
にゲート電極２０７が、トレンチ２０５とｐベース領域
２０３間のｎドレインドリフト領域の上にまで延びてい
ると、電圧印加時にフィールドプレート効果により、空
乏層の広がりを促すので、一層高耐圧化が期待できる。
図３に本発明の第三の実施例のＭＯＳＦＥＴの要部断面
図を示す。この例では、ｎ+ サブストレート３０１上
に、ｐ型半導体層およびｎ型半導体層をエピタキシャル
成長して、ｐ型不純物層３１１およびｎ型不純物層３１
４を形成したエピタキシャル基板の表面層に、選択的に
ｐベース領域３０３を形成し、そのｐベース領域３０３
の表面層にｎ+ ソース領域３０４が形成されている。ｎ
+ ソース領域３０４の表面からｎ+ サブストレート３０
１に達するトレンチ３０５を形成し、そのトレンチ３０
５の内壁の下部に砒素を斜めイオン注入し、熱処理して
ｎドレインドリフト領域３０２を形成している。ｎ+ ソ
ース領域３０４とｎ型不純物層３１４に挟まれたｐベー
ス領域３０３の表面上にゲート酸化膜３０６を介して多
結晶シリコンからなるゲート電極３０７が設けられてい
る。トレンチ３０５の内壁に露出したｎ+ ソース領域３
０４とｐベース領域３０３の表面に共通に接触するソー
ス電極３０８が設けられ、ｎ+ サブストレート３０１の
裏面にはドレイン電極３０９が設けられている。ゲート
電極３０７の上部および側部はＰＳＧ等の絶縁膜３１３
で覆われ、ソース電極と絶縁されている。Ａ−Ｂ線とＣ
−Ｄ線との間の距離は、このＭＯＳＦＥＴの単位セルの
ハーフピッチであり、例えば２μｍである。トレンチ３
０５内には酸化膜３１２が充填されている。
り低い電圧でｎドレインドリフト領域２０２，ｐ型不純
物層２１１に空乏層が充満する。この両領域の正・負の
固定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，１０17ｃｍ-3以上の高濃度に設定しても空乏化でき
る。すなわち，高耐圧を維持しつつ，この単位ユニット
内のｎドレインドリフト領域２０２のオン抵抗を低減で
きる。このように、オン抵抗の温度依存性や、スイッチ
ング損失に関しても図１の第一の実施例と同じ効果が得
られることは言うまでもない。しかもゲート電極２０７
がトレンチ２０５内ではなく、島部２１５の表面上に設
けられているので、製造が容易である。また、図のよう
にゲート電極２０７が、トレンチ２０５とｐベース領域
２０３間のｎドレインドリフト領域の上にまで延びてい
ると、電圧印加時にフィールドプレート効果により、空
乏層の広がりを促すので、一層高耐圧化が期待できる。
図３に本発明の第三の実施例のＭＯＳＦＥＴの要部断面
図を示す。この例では、ｎ+ サブストレート３０１上
に、ｐ型半導体層およびｎ型半導体層をエピタキシャル
成長して、ｐ型不純物層３１１およびｎ型不純物層３１
４を形成したエピタキシャル基板の表面層に、選択的に
ｐベース領域３０３を形成し、そのｐベース領域３０３
の表面層にｎ+ ソース領域３０４が形成されている。ｎ
+ ソース領域３０４の表面からｎ+ サブストレート３０
１に達するトレンチ３０５を形成し、そのトレンチ３０
５の内壁の下部に砒素を斜めイオン注入し、熱処理して
ｎドレインドリフト領域３０２を形成している。ｎ+ ソ
ース領域３０４とｎ型不純物層３１４に挟まれたｐベー
ス領域３０３の表面上にゲート酸化膜３０６を介して多
結晶シリコンからなるゲート電極３０７が設けられてい
る。トレンチ３０５の内壁に露出したｎ+ ソース領域３
０４とｐベース領域３０３の表面に共通に接触するソー
ス電極３０８が設けられ、ｎ+ サブストレート３０１の
裏面にはドレイン電極３０９が設けられている。ゲート
電極３０７の上部および側部はＰＳＧ等の絶縁膜３１３
で覆われ、ソース電極と絶縁されている。Ａ−Ｂ線とＣ
−Ｄ線との間の距離は、このＭＯＳＦＥＴの単位セルの
ハーフピッチであり、例えば２μｍである。トレンチ３
０５内には酸化膜３１２が充填されている。
【００３７】この第三の実施例においても、素子耐圧よ
り低い電圧でｎドレインドリフト領域３０２，ｐ型不純
物層３１１に空乏層が充満する。この両領域の正・負の
固定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，ｎドレインドリフト領域３０２を１０17ｃｍ-3以上
の高濃度に設定しても空乏化できる。すなわち，高耐圧
を維持しつつ，この単位ユニット内のｎドレインドリフ
ト領域３０２のオン抵抗を低減できる。
り低い電圧でｎドレインドリフト領域３０２，ｐ型不純
物層３１１に空乏層が充満する。この両領域の正・負の
固定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，ｎドレインドリフト領域３０２を１０17ｃｍ-3以上
の高濃度に設定しても空乏化できる。すなわち，高耐圧
を維持しつつ，この単位ユニット内のｎドレインドリフ
ト領域３０２のオン抵抗を低減できる。
【００３８】図３の第三の実施例では、ソース電極３０
８のｎソース領域３０４への接触がトレンチ３０５の内
面でなされているので、集積度を一層高められる構造で
ある。また、図のようにゲート電極３０７が、ｐベース
領域３０３に挟まれたｎ型不純物層３１４の表面露出部
の上にまで延びていると、電圧印加時にフィールドプレ
ート効果により、空乏層の広がりを促すので、一層高耐
圧化が期待できる。
８のｎソース領域３０４への接触がトレンチ３０５の内
面でなされているので、集積度を一層高められる構造で
ある。また、図のようにゲート電極３０７が、ｐベース
領域３０３に挟まれたｎ型不純物層３１４の表面露出部
の上にまで延びていると、電圧印加時にフィールドプレ
ート効果により、空乏層の広がりを促すので、一層高耐
圧化が期待できる。
【００３９】図４に本発明の第四の実施例のＭＯＳＦＥ
Ｔの要部のソース電極を除去した斜視断面図を示す。こ
の例では、ｎ+ サブストレート４０１上に、ｎ型半導体
層をエピタキシャル成長して、ｎドレインドリフト領域
４０２としている。ｎドレインドリフト領域４０２の表
面層にｐベース領域４０３、その表面層の一部にｎ+ソ
ース領域４０４が形成されている。ｎ+ ソース領域４０
４の表面からｎ+ サブストレート４０１に達するトレン
チ４０５を形成し、そのトレンチ４０５の内壁の下部に
ホウ素を斜めイオン注入し、熱処理してｐ側壁領域４１
６を形成している。トレンチ４０５の内部には、底面か
らほぼｐ側壁領域４１６の上端の深さまで酸化膜４１２
が充填され、その上部には、多結晶シリコンからなるゲ
ート電極４０７があって、厚さ５０ｎｍのゲート酸化膜
４０６を介してｐベース領域４０３の側面に対向してい
る。ゲート電極４０７の上には、酸化膜４１２および絶
縁膜４１３が堆積されている。半導体基板の最上表面の
ｎ+ ソース領域４０４が形成されていない部分には、高
濃度のｐ+ コンタクト領域４１０が形成され、ｎ+ソー
ス領域４０４とｐ+ コンタクト領域４１０との表面に共
通に接触するソース電極が設けられ、ｎ+ サブストレー
ト４０１の裏面にはドレイン電極４０９が設けられてい
る。Ａ−Ｂ線とＣ−Ｄ線との間の距離は、このＭＯＳＦ
ＥＴの単位セルのハーフピッチであり、例えば２μｍで
ある。
Ｔの要部のソース電極を除去した斜視断面図を示す。こ
の例では、ｎ+ サブストレート４０１上に、ｎ型半導体
層をエピタキシャル成長して、ｎドレインドリフト領域
４０２としている。ｎドレインドリフト領域４０２の表
面層にｐベース領域４０３、その表面層の一部にｎ+ソ
ース領域４０４が形成されている。ｎ+ ソース領域４０
４の表面からｎ+ サブストレート４０１に達するトレン
チ４０５を形成し、そのトレンチ４０５の内壁の下部に
ホウ素を斜めイオン注入し、熱処理してｐ側壁領域４１
６を形成している。トレンチ４０５の内部には、底面か
らほぼｐ側壁領域４１６の上端の深さまで酸化膜４１２
が充填され、その上部には、多結晶シリコンからなるゲ
ート電極４０７があって、厚さ５０ｎｍのゲート酸化膜
４０６を介してｐベース領域４０３の側面に対向してい
る。ゲート電極４０７の上には、酸化膜４１２および絶
縁膜４１３が堆積されている。半導体基板の最上表面の
ｎ+ ソース領域４０４が形成されていない部分には、高
濃度のｐ+ コンタクト領域４１０が形成され、ｎ+ソー
ス領域４０４とｐ+ コンタクト領域４１０との表面に共
通に接触するソース電極が設けられ、ｎ+ サブストレー
ト４０１の裏面にはドレイン電極４０９が設けられてい
る。Ａ−Ｂ線とＣ−Ｄ線との間の距離は、このＭＯＳＦ
ＥＴの単位セルのハーフピッチであり、例えば２μｍで
ある。
【００４０】この第四の実施例においても、素子耐圧よ
り低い電圧でｎドレインドリフト領域４０２，ｐ側壁領
域４１６に空乏層が充満する。この両領域の正・負の固
定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，１０17ｃｍ-3以上の高濃度に設定しても空乏化でき
る。すなわち，高耐圧を維持しつつ，この単位ユニット
内のｎドレインドリフト領域４０２のオン抵抗を低減で
きる。
り低い電圧でｎドレインドリフト領域４０２，ｐ側壁領
域４１６に空乏層が充満する。この両領域の正・負の固
定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，１０17ｃｍ-3以上の高濃度に設定しても空乏化でき
る。すなわち，高耐圧を維持しつつ，この単位ユニット
内のｎドレインドリフト領域４０２のオン抵抗を低減で
きる。
【００４１】図５に本発明の第五の実施例のＭＯＳＦＥ
Ｔの要部のソース電極を除去した斜視断面図を示す。こ
の例では、ｎ+ サブストレート５０１上に、ｎ型半導体
層をエピタキシャル成長して、ｎドレインドリフト領域
５０２としている。ｎドレインドリフト領域５０２の表
面からｎ+ サブストレート５０１に達するトレンチ５０
５を形成し、そのトレンチ５０５の内壁にホウ素を斜め
イオン注入し、熱処理してｐ側壁領域５１６を形成して
いる。そして、トレンチ５０５の形成で残った島部分５
１５の上表面層に、ｐ側壁領域５１６から少し離して、
選択的にｐベース領域５０３が形成され、そのｐベース
領域５０３の表面層の一部にｎ+ ソース領域５０４が形
成されている。ｎ+ ソース領域５０４とｎドレインドリ
フト領域５０２に挟まれたｐベース領域５０３の表面上
にゲート酸化膜５０６を介して多結晶シリコンからなる
ゲート電極５０７が設けられている。ｐベース領域５０
３の表面のｎ+ ソース領域５０４が形成されていない部
分には、高濃度のｐ+ コンタクト領域５１０が形成さ
れ、ｎ+ ソース領域５０４とｐ+ コンタクト領域５１０
との表面に共通に接触するソース電極が設けられ、ｎ+
サブストレート５０１の裏面にはドレイン電極５０９が
設けられている。Ａ−Ｂ線とＣ−Ｄ線との間の距離は、
このＭＯＳＦＥＴの単位セルのハーフピッチであり、例
えば２μｍである。トレンチ５０５内には酸化膜５１２
が充填され、その上に図のようにゲート電極５０７を延
長することもできる。
Ｔの要部のソース電極を除去した斜視断面図を示す。こ
の例では、ｎ+ サブストレート５０１上に、ｎ型半導体
層をエピタキシャル成長して、ｎドレインドリフト領域
５０２としている。ｎドレインドリフト領域５０２の表
面からｎ+ サブストレート５０１に達するトレンチ５０
５を形成し、そのトレンチ５０５の内壁にホウ素を斜め
イオン注入し、熱処理してｐ側壁領域５１６を形成して
いる。そして、トレンチ５０５の形成で残った島部分５
１５の上表面層に、ｐ側壁領域５１６から少し離して、
選択的にｐベース領域５０３が形成され、そのｐベース
領域５０３の表面層の一部にｎ+ ソース領域５０４が形
成されている。ｎ+ ソース領域５０４とｎドレインドリ
フト領域５０２に挟まれたｐベース領域５０３の表面上
にゲート酸化膜５０６を介して多結晶シリコンからなる
ゲート電極５０７が設けられている。ｐベース領域５０
３の表面のｎ+ ソース領域５０４が形成されていない部
分には、高濃度のｐ+ コンタクト領域５１０が形成さ
れ、ｎ+ ソース領域５０４とｐ+ コンタクト領域５１０
との表面に共通に接触するソース電極が設けられ、ｎ+
サブストレート５０１の裏面にはドレイン電極５０９が
設けられている。Ａ−Ｂ線とＣ−Ｄ線との間の距離は、
このＭＯＳＦＥＴの単位セルのハーフピッチであり、例
えば２μｍである。トレンチ５０５内には酸化膜５１２
が充填され、その上に図のようにゲート電極５０７を延
長することもできる。
【００４２】この第五の実施例においても、素子耐圧よ
り低い電圧でｎドレインドリフト領域５０２，ｐ側壁領
域５１６に空乏層が充満する。この両領域の正・負の固
定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，１０17ｃｍ-3以上の高濃度に設定しても空乏化でき
る。すなわち，高耐圧を維持しつつ，この単位ユニット
内のｎドレインドリフト領域５０２のオン抵抗を低減で
きる。
り低い電圧でｎドレインドリフト領域５０２，ｐ側壁領
域５１６に空乏層が充満する。この両領域の正・負の固
定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，１０17ｃｍ-3以上の高濃度に設定しても空乏化でき
る。すなわち，高耐圧を維持しつつ，この単位ユニット
内のｎドレインドリフト領域５０２のオン抵抗を低減で
きる。
【００４３】図６に本発明の第六の実施例のＭＯＳＦＥ
Ｔの要部断面図を示す。この例では、ｎ+ サブストレー
ト６０１上に、ｎ型半導体層をエピタキシャル成長し
て、ｎドレインドリフト領域６０２としている。そのｎ
ドレインドリフト領域６０２の表面層に、選択的にｐベ
ース領域６０３を形成し、そのｐベース領域６０３の表
面層にｎ+ ソース領域６０４が形成されている。ｎ+ ソ
ース領域６０４の表面からｎ+ サブストレート６０１に
達するトレンチ６０５を形成し、そのトレンチ６０５の
内壁にホウ素を斜めイオン注入し、熱処理してｐ側壁領
域６１６が形成されている。ｎ+ ソース領域６０４とｎ
ドレインドリフト領域６０２に挟まれたｐベース領域６
０３の表面上にゲート酸化膜６０６を介して多結晶シリ
コンからなるゲート電極６０７が設けられている。トレ
ンチ６０５の内壁に露出したｎ+ ソース領域６０４とｐ
ベース領域６０３の表面に共通に接触するソース電極６
０８が設けられ、ｎ+ サブストレート６０１の裏面には
ドレイン電極６０９が設けられている。トレンチ６０５
内には酸化膜６１３が充填されている。Ａ−Ｂ線とＣ−
Ｄ線との間の距離は、このＭＯＳＦＥＴの単位セルのハ
ーフピッチであり、例えば２μｍである。
Ｔの要部断面図を示す。この例では、ｎ+ サブストレー
ト６０１上に、ｎ型半導体層をエピタキシャル成長し
て、ｎドレインドリフト領域６０２としている。そのｎ
ドレインドリフト領域６０２の表面層に、選択的にｐベ
ース領域６０３を形成し、そのｐベース領域６０３の表
面層にｎ+ ソース領域６０４が形成されている。ｎ+ ソ
ース領域６０４の表面からｎ+ サブストレート６０１に
達するトレンチ６０５を形成し、そのトレンチ６０５の
内壁にホウ素を斜めイオン注入し、熱処理してｐ側壁領
域６１６が形成されている。ｎ+ ソース領域６０４とｎ
ドレインドリフト領域６０２に挟まれたｐベース領域６
０３の表面上にゲート酸化膜６０６を介して多結晶シリ
コンからなるゲート電極６０７が設けられている。トレ
ンチ６０５の内壁に露出したｎ+ ソース領域６０４とｐ
ベース領域６０３の表面に共通に接触するソース電極６
０８が設けられ、ｎ+ サブストレート６０１の裏面には
ドレイン電極６０９が設けられている。トレンチ６０５
内には酸化膜６１３が充填されている。Ａ−Ｂ線とＣ−
Ｄ線との間の距離は、このＭＯＳＦＥＴの単位セルのハ
ーフピッチであり、例えば２μｍである。
【００４４】この第六の実施例においても、素子耐圧よ
り低い電圧でｎドレインドリフト領域６０２，ｐ側壁領
域６１６に空乏層が充満する。この両領域の正・負の固
定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，ｎドレインドリフト領域６０２を１０17ｃｍ-3以上
の高濃度に設定しても空乏化できる。すなわち，高耐圧
を維持しつつ，この単位ユニット内のｎドレインドリフ
ト領域６０２のオン抵抗を低減できる。
り低い電圧でｎドレインドリフト領域６０２，ｐ側壁領
域６１６に空乏層が充満する。この両領域の正・負の固
定電荷がバランスし，電界緩和を行い高耐圧を実現す
る。両領域の厚さｔｄおよびｔｈはいずれも十分薄いた
め，ｎドレインドリフト領域６０２を１０17ｃｍ-3以上
の高濃度に設定しても空乏化できる。すなわち，高耐圧
を維持しつつ，この単位ユニット内のｎドレインドリフ
ト領域６０２のオン抵抗を低減できる。
【００４５】図６の第六の実施例では、ソース電極６０
８のｎ+ ソース領域６０４への接触がトレンチ６０５の
内面でなされているので、集積度を一層高められる構造
である。本発明の第一ないし第六の実施例の製造方法と
して、トレンチの内側面に形成するｎドレインドリフト
領域或いはｐ側壁領域を，トレンチ側壁からのイオン注
入および熱処理により形成する方法以外に，トレンチ内
部への充填物質を介する方法がある。例えば充填物質に
多結晶シリコンを用い，これにドープされた不純物を再
拡散し，側壁領域を形成する方法である。この場合，充
填された多結晶シリコンは再びエッチングにより除去す
るか、または酸化により酸化膜にすればよい。
８のｎ+ ソース領域６０４への接触がトレンチ６０５の
内面でなされているので、集積度を一層高められる構造
である。本発明の第一ないし第六の実施例の製造方法と
して、トレンチの内側面に形成するｎドレインドリフト
領域或いはｐ側壁領域を，トレンチ側壁からのイオン注
入および熱処理により形成する方法以外に，トレンチ内
部への充填物質を介する方法がある。例えば充填物質に
多結晶シリコンを用い，これにドープされた不純物を再
拡散し，側壁領域を形成する方法である。この場合，充
填された多結晶シリコンは再びエッチングにより除去す
るか、または酸化により酸化膜にすればよい。
【００４６】なお、これら六つの実施例で半導体領域の
導電型を入れ換えることも可能である。また、ゲート絶
縁膜は、酸化膜に限らないので、ＭＩＳゲート構造を有
するＭＩＳＦＥＴにも、本発明は適用できる。
導電型を入れ換えることも可能である。また、ゲート絶
縁膜は、酸化膜に限らないので、ＭＩＳゲート構造を有
するＭＩＳＦＥＴにも、本発明は適用できる。
【００４７】
【発明の効果】以上述べたように、本発明の縦型トレン
チＭＩＳＦＥＴにおいては、下記する効果が得られる。
トレンチの側壁表面層に、第一導電型ドレインドリフ
ト領域を有し、第二導電型不純物層の不純物濃度が、第
一導電型ドレインドリフト領域を備えないと仮定した場
合の降伏電圧が素子耐圧とほぼ等しくなる不純物濃度よ
り高不純物濃度とすることによって、素子耐圧より低い
電圧で第一導電型ドレインドリフト領域および第二導電
型領域に空乏層が充満して、この両領域の正・負の固定
電荷がバランスし，電界緩和を行い高耐圧を実現し、か
つ、高不純物濃度の第一導電型ドレインドリフト領域の
ため、オン抵抗の低い縦型トレンチＭＩＳＦＥＴとする
ことができる。
チＭＩＳＦＥＴにおいては、下記する効果が得られる。
トレンチの側壁表面層に、第一導電型ドレインドリフ
ト領域を有し、第二導電型不純物層の不純物濃度が、第
一導電型ドレインドリフト領域を備えないと仮定した場
合の降伏電圧が素子耐圧とほぼ等しくなる不純物濃度よ
り高不純物濃度とすることによって、素子耐圧より低い
電圧で第一導電型ドレインドリフト領域および第二導電
型領域に空乏層が充満して、この両領域の正・負の固定
電荷がバランスし，電界緩和を行い高耐圧を実現し、か
つ、高不純物濃度の第一導電型ドレインドリフト領域の
ため、オン抵抗の低い縦型トレンチＭＩＳＦＥＴとする
ことができる。
【００４８】または、トレンチの側壁表面層に、第二導
電型側壁領域を有し、第一導電型不純物層の不純物濃度
が、第二導電型側壁領域を備えないと仮定した場合の降
伏電圧が素子耐圧とほぼ等しくなる不純物濃度より高不
純物濃度とすることによって、素子耐圧より低い電圧で
第一導電型ドレインドリフト領域および第二導電型側壁
領域に空乏層が充満して、この両領域の正・負の固定電
荷がバランスし，電界緩和を行い高耐圧を実現し、か
つ、高不純物濃度の第一導電型ドレインドリフト領域の
ため、オン抵抗の低い縦型トレンチＭＩＳＦＥＴとする
ことができる。
電型側壁領域を有し、第一導電型不純物層の不純物濃度
が、第二導電型側壁領域を備えないと仮定した場合の降
伏電圧が素子耐圧とほぼ等しくなる不純物濃度より高不
純物濃度とすることによって、素子耐圧より低い電圧で
第一導電型ドレインドリフト領域および第二導電型側壁
領域に空乏層が充満して、この両領域の正・負の固定電
荷がバランスし，電界緩和を行い高耐圧を実現し、か
つ、高不純物濃度の第一導電型ドレインドリフト領域の
ため、オン抵抗の低い縦型トレンチＭＩＳＦＥＴとする
ことができる。
【００４９】ドレインドリフト領域を高濃度化するこ
とによって、この領域のオン抵抗の温度依存性を小さく
し，高温での素子のオン抵抗増大を抑えることができ
る。同一のオン抵抗を実現する場合，従来に比べチッ
プサイズが低減できるため，ゲート面積，各接合面積が
低減する。この結果，寄生容量が低減し，スイッチング
損失が低減する。
とによって、この領域のオン抵抗の温度依存性を小さく
し，高温での素子のオン抵抗増大を抑えることができ
る。同一のオン抵抗を実現する場合，従来に比べチッ
プサイズが低減できるため，ゲート面積，各接合面積が
低減する。この結果，寄生容量が低減し，スイッチング
損失が低減する。
【００５０】同一のオン抵抗を実現する場合，従来に
比べチップサイズが低減でき，製造コストが低減でき
る。
比べチップサイズが低減でき，製造コストが低減でき
る。
【図１】本発明第一の実施例の縦型トレンチＭＯＳＦＥ
Ｔの要部斜視断面図
Ｔの要部斜視断面図
【図２】本発明第二の実施例の縦型トレンチＭＯＳＦＥ
Ｔの要部斜視断面図
Ｔの要部斜視断面図
【図３】本発明第三の実施例の縦型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図４】本発明第四の実施例の縦型トレンチＭＯＳＦＥ
Ｔの要部斜視断面図
Ｔの要部斜視断面図
【図５】本発明第五の実施例の縦型トレンチＭＯＳＦＥ
Ｔの要部斜視断面図
Ｔの要部斜視断面図
【図６】本発明第六の実施例の縦型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図７】（ａ）は従来の縦型ＭＯＳＦＥＴの断面図、
（ｂ）は（ａ）のＭＯＳＦＥＴにおけるオン抵抗の内訳
の説明図
（ｂ）は（ａ）のＭＯＳＦＥＴにおけるオン抵抗の内訳
の説明図
【図８】（ａ）は従来の縦型トレンチＭＯＳＦＥＴの断
面図、（ｂ）は（ａ）のＭＯＳＦＥＴにおけるオン抵抗
の内訳の説明図
面図、（ｂ）は（ａ）のＭＯＳＦＥＴにおけるオン抵抗
の内訳の説明図
【図９】（ａ）ないし（ｃ）は図１の第一の実施例の縦
型トレンチＭＯＳＦＥＴの製造方法を説明するための工
程順の断面図
型トレンチＭＯＳＦＥＴの製造方法を説明するための工
程順の断面図
【図１０】（ａ）ないし（ｃ）は図９に続く図１の第一
の実施例の縦型トレンチＭＯＳＦＥＴの製造工程順の断
面図
の実施例の縦型トレンチＭＯＳＦＥＴの製造工程順の断
面図
１０１、２０１、３０１、４０１、５０１、６０１ ７０１、８０１ ｎ+ サブストレート １０２、２０２、３０２、４０２、５０２、６０２ ７０２、８０２ ｎドレインドリフト領域 １０３、２０３、３０３、４０３、５０３、６０３ ７０３、８０３ ｐベース層 １０４、２０４、３０４、４０４、５０４、６０４ ７０４、８０４ ｎ+ ソース領域 １０５、２０５、３０５、４０５、５０５、６０５ ８０５ トレンチ １０６、２０６、３０６、４０６、５０６、６０６ ７０６、８０６ ゲート酸化膜 １０７、２０７、３０７、４０７、５０７、６０７ ７０７、８０７ ゲート電極 ３０８、６０８、７０８、８０８ ソース電極 １０９、２０９、３０９、４０９、５０９、６０９ ７０９、８０９ ドレイン電極 １１０、２１０、４１０、５１０ ｐ+ コンタクト領域 １１１、２１１、３１１ ｐ型不純物層 １１２、２１２、３１２、４１２、５１２、６１２ 酸化膜 １１３、２１３、３１３、４１３、５１３、６１３ ８１３ 絶縁膜 ４１４、５１４、６１４ ｎ型不純物層 １１５、２１５、３１５、４１５、５１５、６１５ 島部 ４１６、５１６、６１６ ｐ側壁領域 ９０１ 酸化膜 ９０２ フォトレシスト ９０３ 砒素イオン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (12)
- 【請求項１】第一導電型半導体上に第二導電型不純物層
を持つ半導体基板の表面から設けられた第一導電型半導
体に達するトレンチと、残された島部の上部に形成され
た第二導電型ベース領域と、その第二導電型ベース領域
の表面層の一部に形成された第一導電型ソース領域と、
第二導電型ベース領域の露出表面上にゲート酸化膜を介
して設けられたゲート電極と、第一導電型ソース領域と
第二導電型ベース領域の表面に共通に接触するソース電
極と、第一導電型半導体の裏面に接触するドレイン電極
とを有するものにおいて、トレンチの側壁表面層に、第
一導電型ドレインドリフト領域を有し、第二導電型不純
物層の不純物濃度が、第一導電型ドレインドリフト領域
を備えないと仮定した場合の降伏電圧が素子耐圧とほぼ
等しくなる不純物濃度より高不純物濃度であることを特
徴とする縦型トレンチＭＩＳＦＥＴ。 - 【請求項２】第一導電型半導体の表面上に形成された第
二導電型不純物層と、その第二導電型不純物層の上に形
成された第二導電型不純物層より不純物濃度の高い第二
導電型ベース層と、その第二導電型ベース層の表面層の
一部に形成された第一導電型ソース領域と、その第一導
電型ソース領域の表面から設けられた第一導電型半導体
に達するトレンチと、そのトレンチ内面に露出した第二
導電型不純物層の表面層に形成された第一導電型ドレイ
ンドリフト領域と、トレンチの内面に露出した第二導電
型ベース層の表面に対向してゲート絶縁膜を介してトレ
ンチ内に設けられたゲート電極と、トレンチ内のその他
の部分を充填する酸化膜と、第一導電型ソース領域の表
面と第二導電型ベース層の表面露出部とに共通に接触す
るソース電極と、第一導電型半導体の裏面に接触するド
レイン電極とを有することを特徴とする縦型トレンチＭ
ＩＳＦＥＴ。 - 【請求項３】第一導電型半導体基板の表面上に形成され
た第二導電型不純物層と、その第二導電型不純物層の表
面から設けられた第一導電型半導体基板に達するトレン
チと、そのトレンチ内面に露出した第二導電型不純物層
の表面層に形成された第一導電型側壁領域と、第二導電
型不純物層の表面層と第一導電型側壁領域の表面層の一
部にわたって形成された第二導電型ベース領域と、その
第二導電型ベース領域の表面層の一部に形成された第一
導電型ソース領域と、第一導電型ソース領域と第一導電
型側壁領域に挟まれた第二導電型ベース領域の表面上に
ゲート絶縁膜を介して形成されたゲート電極と、第一導
電型ソース領域の表面と第二導電型ベース領域の表面露
出部とに共通に接触するソース電極と、第一導電型半導
体基板の裏面に接触するドレイン電極と、トレンチ内の
その他の部分を充填する酸化膜とを有することを特徴と
する縦型トレンチＭＩＳＦＥＴ。 - 【請求項４】第一導電型半導体基板の表面上に形成され
た第二導電型不純物層と、その第二導電型不純物層の上
に形成された第一導電型不純物層と、その第一導電型不
純物層の表面層の一部に形成された第二導電型ベース領
域と、その第二導電型ベース領域の表面層の一部に形成
された第一導電型ソース領域と、第一導電型ソース領域
の表面から設けられた第一導電型半導体基板に達するト
レンチと、そのトレンチ内面に露出した第二導電型不純
物層の表面層に形成された第一導電型側壁領域と、第一
導電型ソース領域と第一導電型不純物層に挟まれた第二
導電型ベース領域の表面上にゲート絶縁膜を介して形成
されたゲート電極と、トレンチ内面に露出した第二導電
型ベース領域の表面および第一導電型ソース領域の表面
に共通に接触するソース電極と、トレンチ内のその他の
部分を充填する酸化膜と、第一導電型半導体基板の裏面
に接触するドレイン電極とを有することを特徴とする縦
型トレンチＭＩＳＦＥＴ。 - 【請求項５】第一導電型半導体上に第一導電型不純物層
を持つ半導体基板の表面から設けられた第一導電型半導
体に達するトレンチと、残された島部の上部に形成され
た第二導電型ベース領域と、その第二導電型ベース領域
の表面層の一部に形成された第一導電型ソース領域と、
第二導電型ベース領域の露出表面上にゲート酸化膜を介
して設けられたゲート電極と、第一導電型ソース領域と
第二導電型ベース領域の表面に共通に接触するソース電
極と、第一導電型半導体の裏面に接触するドレイン電極
とを有するものにおいて、トレンチの側壁表面層に、第
二導電型側壁領域を有し、第一導電型不純物層の不純物
濃度が、第二導電型側壁領域を備えないと仮定した場合
の降伏電圧が素子耐圧とほぼ等しくなる不純物濃度より
高不純物濃度であること特徴とする縦型トレンチＭＩＳ
ＦＥＴ。 - 【請求項６】第一導電型半導体の表面上に形成された第
一導電型ドレインドリフト層と、その第一導電型ドレイ
ンドリフト層の上に形成された第二導電型ベース層と、
その第二導電型ベース層の表面層の一部に形成された第
一導電型ソース領域と、その第一導電型ソース領域の表
面から設けられた第一導電型半導体に達するトレンチ
と、そのトレンチ内面に露出した第一導電型ドレインド
リフト層の下部の表面層に形成された第二導電型側壁領
域と、トレンチ内面に露出した第一導電型ドレインドリ
フト層の上部の表面とトレンチの内面に露出した第二導
電型ベース層の表面とに対向してゲート絶縁膜を介して
トレンチ内に設けられたゲート電極と、トレンチ内のそ
の他の部分を充填する酸化膜と、第一導電型ソース領域
の表面と第二導電型ベース層の表面露出部とに共通に接
触するソース電極と、第一導電型半導体の裏面に接触す
るドレイン電極とを有することを特徴とする縦型トレン
チＭＩＳＦＥＴ。 - 【請求項７】第一導電型半導体の表面上に形成された第
一導電型不純物層と、その第一導電型不純物層の表面層
の一部に形成された第二導電型ベース領域と、その第二
導電型ベース領域の表面層の一部に形成された第一導電
型ソース領域と、その第一導電型不純物層の表面から設
けられた第一導電型半導体に達するトレンチと、そのト
レンチ内面に露出した第一導電型不純物層の露出表面層
に形成された第二導電型側壁領域と、第一導電型ソース
領域と第一導電型不純物層に挟まれた第二導電型ベース
領域の表面上にゲート絶縁膜を介して形成されたゲート
電極と、第一導電型ソース領域の表面と第二導電型ベー
ス領域の表面露出部とに共通に接触するソース電極と、
第一導電型半導体の裏面に接触するドレイン電極と、ト
レンチ内のその他の部分を充填する酸化膜とを有するこ
とを特徴とする縦型トレンチＭＩＳＦＥＴ。 - 【請求項８】第一導電型半導体の表面上に形成された第
一導電型不純物層と、その第一導電型不純物層の表面層
の一部に形成された第二導電型ベース領域と、その第二
導電型ベース領域の表面層の一部に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
設けられた第一導電型半導体に達するトレンチと、その
トレンチ内面に露出した第一導電型不純物層の表面層に
形成された第二導電型側壁領域と、第一導電型ソース領
域と第一導電型不純物層に挟まれた第二導電型ベース領
域の表面上にゲート絶縁膜を介して形成されたゲート電
極と、トレンチ内面に露出した第二導電型ベース領域の
表面および第一導電型ソース領域の表面に共通に接触す
るソース電極と、トレンチ内のその他の部分を充填する
酸化膜と、第一導電型半導体の裏面に接触するドレイン
電極とを有することを特徴とする縦型トレンチＭＩＳＦ
ＥＴ。 - 【請求項９】第一導電型ドレインドリフト領域が不純物
拡散層からなることを特徴とする請求項１ないし４のい
ずれかに記載の縦型トレンチＭＩＳＦＥＴ。 - 【請求項１０】第二導電型側壁領域が不純物拡散層から
なることを特徴とする請求項５ないし８のいずれかに記
載の縦型トレンチＭＩＳＦＥＴ。 - 【請求項１１】不純物拡散層からなる第一導電型ドレイ
ンドリフト領域を、トレンチ内面への斜めイオン注入お
よび熱処理により形成することを特徴とする請求項９に
記載の縦型トレンチＭＩＳＦＥＴの製造方法。 - 【請求項１２】不純物拡散層からなる第二導電型側壁領
域を、トレンチ内面への斜めイオン注入および熱処理に
より形成することを特徴とする請求項１０に記載の縦型
トレンチＭＩＳＦＥＴの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02905195A JP3291957B2 (ja) | 1995-02-17 | 1995-02-17 | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 |
| US08/602,150 US5981996A (en) | 1995-02-17 | 1996-02-15 | Vertical trench misfet and method of manufacturing the same |
| US09/384,156 US6174773B1 (en) | 1995-02-17 | 1999-08-27 | Method of manufacturing vertical trench misfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02905195A JP3291957B2 (ja) | 1995-02-17 | 1995-02-17 | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222735A JPH08222735A (ja) | 1996-08-30 |
| JP3291957B2 true JP3291957B2 (ja) | 2002-06-17 |
Family
ID=12265590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02905195A Expired - Lifetime JP3291957B2 (ja) | 1995-02-17 | 1995-02-17 | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5981996A (ja) |
| JP (1) | JP3291957B2 (ja) |
Families Citing this family (125)
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1995
- 1995-02-17 JP JP02905195A patent/JP3291957B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-15 US US08/602,150 patent/US5981996A/en not_active Expired - Lifetime
-
1999
- 1999-08-27 US US09/384,156 patent/US6174773B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6174773B1 (en) | 2001-01-16 |
| JPH08222735A (ja) | 1996-08-30 |
| US5981996A (en) | 1999-11-09 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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