JP2850852B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高電圧で使用する高耐圧用横型ＭＯＳトランジスタ
に関する。
特に高電圧で使用する高耐圧用横型ＭＯＳトランジスタ
に関する。
【０００２】
【従来の技術】半導体装置を搭載する機器によっては電
源電圧が非常に高くなる場合がある。このために、この
ような機器に使用される半導体装置では優れた高耐圧特
性が要求されるようになる。そして、このような半導体
装置に用いられる高耐圧のトランジスタとしては、一般
に横型ＭＯＳトランジスタが使用される。
源電圧が非常に高くなる場合がある。このために、この
ような機器に使用される半導体装置では優れた高耐圧特
性が要求されるようになる。そして、このような半導体
装置に用いられる高耐圧のトランジスタとしては、一般
に横型ＭＯＳトランジスタが使用される。
【０００３】従来の高耐圧で横型の絶縁ゲート電界効果
トランジスタ（以下、高耐圧横型ＭＯＳＦＥＴという）
について、図８と図９に基づいて説明する。図８は、米
国特許であるＵＳＰ４８１１０７５に記載されている高
耐圧横型ＭＯＳＦＥＴの断面図である。また、図９は、
ＵＳＰ５２９４８２４に記載されている高耐圧横型ＭＯ
ＳＦＥＴの平面図である。以下、前者を第１の従来例
と、後者を第２の従来例と記す。
トランジスタ（以下、高耐圧横型ＭＯＳＦＥＴという）
について、図８と図９に基づいて説明する。図８は、米
国特許であるＵＳＰ４８１１０７５に記載されている高
耐圧横型ＭＯＳＦＥＴの断面図である。また、図９は、
ＵＳＰ５２９４８２４に記載されている高耐圧横型ＭＯ
ＳＦＥＴの平面図である。以下、前者を第１の従来例
と、後者を第２の従来例と記す。
【０００４】初めに第１の従来例を説明する。図８に示
すように、ｐ型シリコン基板１０１にｎ- 延長ドレイン
領域１０２を備え、ｎ- 延長ドレイン領域１０２の表面
にｐ型拡散層１０３と素子分離絶縁膜１０４、ｐ型拡散
層１０３に接しないｎ+ ドレイン領域１０８を備え、ｐ
型シリコン基板の表面にｎ+ ソース領域１０７、バック
ゲート電極となるｐ+ 拡散領域１０９を備え、ｐ型シリ
コン基板１０１表面をチャネルとし、ｎ- 延長ドレイン
領域１０２とｎ+ ソース領域１０７にまたがるゲート絶
縁膜１０５を介してゲート電極１０６を備えている。そ
して、層間絶縁膜１１０、ソース電極１１１およびドレ
イン電極１１２を備えている。
すように、ｐ型シリコン基板１０１にｎ- 延長ドレイン
領域１０２を備え、ｎ- 延長ドレイン領域１０２の表面
にｐ型拡散層１０３と素子分離絶縁膜１０４、ｐ型拡散
層１０３に接しないｎ+ ドレイン領域１０８を備え、ｐ
型シリコン基板の表面にｎ+ ソース領域１０７、バック
ゲート電極となるｐ+ 拡散領域１０９を備え、ｐ型シリ
コン基板１０１表面をチャネルとし、ｎ- 延長ドレイン
領域１０２とｎ+ ソース領域１０７にまたがるゲート絶
縁膜１０５を介してゲート電極１０６を備えている。そ
して、層間絶縁膜１１０、ソース電極１１１およびドレ
イン電極１１２を備えている。
【０００５】この構造のＭＯＳ型トランジスタは、ｎ-
延長ドレイン領域１０２の下側となるｐ型シリコン基板
１０１と上側となるｐ型拡散層１０３の両方向からｎ-
延長ドレイン領域１０２を空乏化できるため、ｐ型拡散
層１０３が無い構造のＭＯＳ型トランジスタよりもｎ-
延長ドレイン領域１０２を低抵抗化することが可能であ
り、トランジスタ導通時（オン時）のドレイン・ソース
間のオン抵抗を低減できる。このような構造は、一般的
にダブルリサーフ（Ｄｕｏｂｌｅ ＲＥＳＵＲＦ）構造
とよばれている。
延長ドレイン領域１０２の下側となるｐ型シリコン基板
１０１と上側となるｐ型拡散層１０３の両方向からｎ-
延長ドレイン領域１０２を空乏化できるため、ｐ型拡散
層１０３が無い構造のＭＯＳ型トランジスタよりもｎ-
延長ドレイン領域１０２を低抵抗化することが可能であ
り、トランジスタ導通時（オン時）のドレイン・ソース
間のオン抵抗を低減できる。このような構造は、一般的
にダブルリサーフ（Ｄｕｏｂｌｅ ＲＥＳＵＲＦ）構造
とよばれている。
【０００６】次に、第２の従来例としたＵＳＰ５２９４
８２４で提案されている構造は、前記のＵＳＰ４８１１
０７５により考案されている構造の上側のｐ型拡散層１
０３を縞状にしたものである。このような高耐圧横型Ｍ
ＯＳＦＥＴの平面図を図９に示す。ここで、上記ｐ型拡
散層１０３に相当するｐ型拡散層２０３に斜線が施され
ている。
８２４で提案されている構造は、前記のＵＳＰ４８１１
０７５により考案されている構造の上側のｐ型拡散層１
０３を縞状にしたものである。このような高耐圧横型Ｍ
ＯＳＦＥＴの平面図を図９に示す。ここで、上記ｐ型拡
散層１０３に相当するｐ型拡散層２０３に斜線が施され
ている。
【０００７】図９に示すように、ｐ型シリコン基板２０
１上にｎ- 延長ドレイン領域２０２が形成され、この領
域内に縞状のｐ型拡散層２０３が形成されている。そし
て、ゲート電極２０６、ｎ+ ソース領域２０７、ｎ+ ド
レイン領域２０８およびｐ+拡散領域２０９が形成され
ている。ここで、ｎ- 延長ドレイン領域２０２の下側と
なるｐ型シリコン基板２０１と上側となるｐ型拡散層２
０３の両方向からｎ-延長ドレイン領域２０２を空乏化
させる効果は第１の従来例と同じである。しかし、この
場合には、ｐ型拡散層２０３が縞状に形成されているた
め、ＭＯＳトランジスタオン時でｎ- 延長ドレイン領域
２０２の電荷通過の断面積が第１の従来例の場合よりも
増加する。そして、トランジスタオン時のドレイン・ソ
ース間オン抵抗がさらに低減するようになる。
１上にｎ- 延長ドレイン領域２０２が形成され、この領
域内に縞状のｐ型拡散層２０３が形成されている。そし
て、ゲート電極２０６、ｎ+ ソース領域２０７、ｎ+ ド
レイン領域２０８およびｐ+拡散領域２０９が形成され
ている。ここで、ｎ- 延長ドレイン領域２０２の下側と
なるｐ型シリコン基板２０１と上側となるｐ型拡散層２
０３の両方向からｎ-延長ドレイン領域２０２を空乏化
させる効果は第１の従来例と同じである。しかし、この
場合には、ｐ型拡散層２０３が縞状に形成されているた
め、ＭＯＳトランジスタオン時でｎ- 延長ドレイン領域
２０２の電荷通過の断面積が第１の従来例の場合よりも
増加する。そして、トランジスタオン時のドレイン・ソ
ース間オン抵抗がさらに低減するようになる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のダブルリサーフの高耐圧横型ＭＯＳＦＥＴ構
造では、高電圧がｎ+ ドレイン領域に印加された場合、
ｎ- 延長ドレイン領域は上下方向からの空乏化される。
このため、ｎ- 延長ドレイン領域の空乏化をさらに容易
にしようとすると、ｎ- 延長ドレイン領域の不純物濃度
を低下させることが必要になる。
うな従来のダブルリサーフの高耐圧横型ＭＯＳＦＥＴ構
造では、高電圧がｎ+ ドレイン領域に印加された場合、
ｎ- 延長ドレイン領域は上下方向からの空乏化される。
このため、ｎ- 延長ドレイン領域の空乏化をさらに容易
にしようとすると、ｎ- 延長ドレイン領域の不純物濃度
を低下させることが必要になる。
【０００９】しかし、ｎ- 延長ドレイン領域の不純物濃
度を低下させると、この領域の抵抗が高くなる。そし
て、結局は高耐圧横型ＭＯＳＦＥＴのドレイン抵抗が高
くなりこのトランジスタの駆動能力が低下する。このた
めに、トランジスタのオン抵抗を低減することに限界が
生じる。
度を低下させると、この領域の抵抗が高くなる。そし
て、結局は高耐圧横型ＭＯＳＦＥＴのドレイン抵抗が高
くなりこのトランジスタの駆動能力が低下する。このた
めに、トランジスタのオン抵抗を低減することに限界が
生じる。
【００１０】あるいは、高耐圧横型ＭＯＳＦＥＴを搭載
する機器によっては、高耐圧横型ＭＯＳＦＥＴに大電流
動作を必要とする場合がある。この場合には、従来の技
術では上記の理由からドレイン領域の低抵抗化には限界
があり、高耐圧横型ＭＯＳＦＥＴの大電流動作で問題が
あった。
する機器によっては、高耐圧横型ＭＯＳＦＥＴに大電流
動作を必要とする場合がある。この場合には、従来の技
術では上記の理由からドレイン領域の低抵抗化には限界
があり、高耐圧横型ＭＯＳＦＥＴの大電流動作で問題が
あった。
【００１１】本発明の目的は、高耐圧横型ＭＯＳＦＥＴ
の延長ドレイン領域の空乏化をさらに容易にし、その駆
動能力を高めることにある。そして上記の問題点を解決
しようとするものである。
の延長ドレイン領域の空乏化をさらに容易にし、その駆
動能力を高めることにある。そして上記の問題点を解決
しようとするものである。
【００１２】
【課題を解決するための手段】このために、本発明の半
導体装置では、一導電型の半導体基板上の一領域に形成
された逆導電型で高濃度不純物を含むソース領域と、前
記半導体基板主面のゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で低濃度不純物を含有する第
１の拡散領域とを有し、前記第１の拡散領域の表面部に
逆導電型で高濃度不純物を含むドレイン領域が形成さ
れ、前記ゲート電極と前記ドレイン領域との間であり前
記第１の拡散領域の表面部に一導電型で低濃度不純物を
含む第２の拡散領域が形成され、前記ゲート電極と前記
ドレイン領域との間であり前記第１の拡散領域の表面か
ら所定の深さに溝が形成され、前記溝の側壁に一導電型
の不純物を含む第３の拡散領域が形成されている。
導体装置では、一導電型の半導体基板上の一領域に形成
された逆導電型で高濃度不純物を含むソース領域と、前
記半導体基板主面のゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で低濃度不純物を含有する第
１の拡散領域とを有し、前記第１の拡散領域の表面部に
逆導電型で高濃度不純物を含むドレイン領域が形成さ
れ、前記ゲート電極と前記ドレイン領域との間であり前
記第１の拡散領域の表面部に一導電型で低濃度不純物を
含む第２の拡散領域が形成され、前記ゲート電極と前記
ドレイン領域との間であり前記第１の拡散領域の表面か
ら所定の深さに溝が形成され、前記溝の側壁に一導電型
の不純物を含む第３の拡散領域が形成されている。
【００１３】ここで、前記溝の深さは、前記第１の拡散
領域の深さより浅くなるように設定されている。
領域の深さより浅くなるように設定されている。
【００１４】あるいは、本発明の半導体装置では、一導
電型の半導体基体上に形成された逆導電型のエピタキシ
ャル層と、前記エピタキシャル層に形成されたバックゲ
ート領域と、前記バックゲート領域内に形成された逆導
電型で高濃度不純物を含むソース領域と、前記バックゲ
ート領域の表面上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で高濃度不純物を含むドレイ
ン領域とを有し、前記ゲート電極と前記ドレイン領域と
の間であり前記エピタキシャル層の表面部に一導電型で
低濃度不純物を含む第２の拡散領域が形成され、前記ゲ
ート電極と前記ドレイン領域との間であり前記エピタキ
シャル層の表面から所定の深さに溝が形成され、前記溝
の側壁に一導電型の不純物を含む第３の拡散領域が形成
されている。
電型の半導体基体上に形成された逆導電型のエピタキシ
ャル層と、前記エピタキシャル層に形成されたバックゲ
ート領域と、前記バックゲート領域内に形成された逆導
電型で高濃度不純物を含むソース領域と、前記バックゲ
ート領域の表面上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で高濃度不純物を含むドレイ
ン領域とを有し、前記ゲート電極と前記ドレイン領域と
の間であり前記エピタキシャル層の表面部に一導電型で
低濃度不純物を含む第２の拡散領域が形成され、前記ゲ
ート電極と前記ドレイン領域との間であり前記エピタキ
シャル層の表面から所定の深さに溝が形成され、前記溝
の側壁に一導電型の不純物を含む第３の拡散領域が形成
されている。
【００１５】ここで、前記溝の深さは、前記エピタキシ
ャル層の膜厚より浅くなるように設定されている。
ャル層の膜厚より浅くなるように設定されている。
【００１６】また、前記溝内には一導電型の不純物を含
有する絶縁材料が充填される。
有する絶縁材料が充填される。
【００１７】そして、前記高耐圧の絶縁ゲート電界効果
トランジスタの動作において、前記ソース領域、半導体
基板、第２の拡散領域および第３の拡散領域が接地電位
に固定され前記ドレイン領域に電源電圧が印加されてい
る。
トランジスタの動作において、前記ソース領域、半導体
基板、第２の拡散領域および第３の拡散領域が接地電位
に固定され前記ドレイン領域に電源電圧が印加されてい
る。
【００１８】そして、前記高耐圧の絶縁ゲート電界効果
トランジスタの動作において、前記第１の拡散領域が全
て空乏化されている。
トランジスタの動作において、前記第１の拡散領域が全
て空乏化されている。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１、図２および図３は本発明の第１の実
施の形態を説明するためのものである。ここで、図１は
本発明の高耐圧横型ＭＯＳＦＥＴの平面図であり、図２
は、図１に記すＡ−Ｂで切断した断面図であり、図３は
Ｃ−Ｄでの断面図である。この場合の構造の特徴は、ｎ
- 延長ドレイン領域内にトレンチと、その周囲の側壁ｐ
型拡散層と、ｎ- 延長ドレイン領域表面にｐ型拡散層と
が形成されることである。
て説明する。図１、図２および図３は本発明の第１の実
施の形態を説明するためのものである。ここで、図１は
本発明の高耐圧横型ＭＯＳＦＥＴの平面図であり、図２
は、図１に記すＡ−Ｂで切断した断面図であり、図３は
Ｃ−Ｄでの断面図である。この場合の構造の特徴は、ｎ
- 延長ドレイン領域内にトレンチと、その周囲の側壁ｐ
型拡散層と、ｎ- 延長ドレイン領域表面にｐ型拡散層と
が形成されることである。
【００２０】図１に示すように、ｐ型シリコン基板１上
にｎ- 延長ドレイン領域２が形成され、この領域内に複
数のトレンチ３が形成されている。このトレンチ３内に
は埋込ＢＰＳＧが埋設され、その周りには側壁ｐ型拡散
層５が形成されている。また、ｎ- 延長ドレイン領域２
内にはｐ型拡散層６が形成されている。そして、従来の
技術と同様に、ゲート絶縁膜８、ゲート電極９、ｎ+ ソ
ース領域１０、ｎ+ ドレイン領域１１およびｐ+ 拡散領
域１２等が形成されている。
にｎ- 延長ドレイン領域２が形成され、この領域内に複
数のトレンチ３が形成されている。このトレンチ３内に
は埋込ＢＰＳＧが埋設され、その周りには側壁ｐ型拡散
層５が形成されている。また、ｎ- 延長ドレイン領域２
内にはｐ型拡散層６が形成されている。そして、従来の
技術と同様に、ゲート絶縁膜８、ゲート電極９、ｎ+ ソ
ース領域１０、ｎ+ ドレイン領域１１およびｐ+ 拡散領
域１２等が形成されている。
【００２１】図２および図３に示す高耐圧横型ＭＯＳＦ
ＥＴは次のようにして製造される。すなわち、抵抗率が
５０Ωｃｍ程度のｐ型シリコン基板１表面を９５０℃の
熱酸化により、４５０ｎｍのシリコン酸化膜を形成し、
フォトリソグラフィー技術とイオン注入技術とで選択的
に、ｐ型シリコン基板１の表面からリンをドーズ量３×
１０13／ｃｍ2 、エネルギー１５０ｋｅｖでイオン注入
する。そして、１２００℃の熱処理により第１の拡散領
域である約６μｍの深さのｎ- 延長ドレイン領域２を形
成する。
ＥＴは次のようにして製造される。すなわち、抵抗率が
５０Ωｃｍ程度のｐ型シリコン基板１表面を９５０℃の
熱酸化により、４５０ｎｍのシリコン酸化膜を形成し、
フォトリソグラフィー技術とイオン注入技術とで選択的
に、ｐ型シリコン基板１の表面からリンをドーズ量３×
１０13／ｃｍ2 、エネルギー１５０ｋｅｖでイオン注入
する。そして、１２００℃の熱処理により第１の拡散領
域である約６μｍの深さのｎ- 延長ドレイン領域２を形
成する。
【００２２】次に、ＣＶＤ酸化膜を３００ｎｍの厚さに
化学気相成長（ＣＶＤ）させ、フォトリソグラフィー技
術とドライエッチグ技術とによりＣＶＤ酸化膜を選択的
に異方性エッチングする。そして、上記のＣＶＤ酸化膜
をマスクとしてｐ型シリコン基板１を約５μｍの深さに
異方性エッチングし、図２に示すようにトレンチ３をｎ
- 延長ドレイン領域２に形成する。
化学気相成長（ＣＶＤ）させ、フォトリソグラフィー技
術とドライエッチグ技術とによりＣＶＤ酸化膜を選択的
に異方性エッチングする。そして、上記のＣＶＤ酸化膜
をマスクとしてｐ型シリコン基板１を約５μｍの深さに
異方性エッチングし、図２に示すようにトレンチ３をｎ
- 延長ドレイン領域２に形成する。
【００２３】次に、ＢＰＳＧ（ボロンガラスとリンガラ
スを含むシリコン酸化膜）を６５０ｎｍの厚さにＣＶＤ
法で成長させ、９５０℃で３０分程度の熱処理でリフロ
ーした後、全面をエッチバックする。これにより、トレ
ンチ３の内部を埋込ＢＰＳＧ４で充填する。そして、埋
込ＢＰＳＧ４からのボロン拡散により、ｎ- 延長ドレイ
ン領域２内のトレンチ３の周囲には第３の拡散領域であ
る側壁ｐ型拡散層５を形成する。
スを含むシリコン酸化膜）を６５０ｎｍの厚さにＣＶＤ
法で成長させ、９５０℃で３０分程度の熱処理でリフロ
ーした後、全面をエッチバックする。これにより、トレ
ンチ３の内部を埋込ＢＰＳＧ４で充填する。そして、埋
込ＢＰＳＧ４からのボロン拡散により、ｎ- 延長ドレイ
ン領域２内のトレンチ３の周囲には第３の拡散領域であ
る側壁ｐ型拡散層５を形成する。
【００２４】次に、図２および図３に示すように、フォ
トリソグラフィー技術とイオン注入技術とによりｐ型シ
リコン基板１の表面から選択的にボロンをドーズ量２×
１０12／ｃｍ2 、エネルギー１００ｋｅｖでイオン注入
する。これにより、ｎ- 延長ドレイン領域２表面に第２
の拡散領域であるｐ型拡散層６を形成する。
トリソグラフィー技術とイオン注入技術とによりｐ型シ
リコン基板１の表面から選択的にボロンをドーズ量２×
１０12／ｃｍ2 、エネルギー１００ｋｅｖでイオン注入
する。これにより、ｎ- 延長ドレイン領域２表面に第２
の拡散領域であるｐ型拡散層６を形成する。
【００２５】次に、シリコン酸化膜を６００ｎｍの厚さ
に減圧ＣＶＤ法で堆積させ、フォトリソグラフィー技術
とドライエッチング技術とにより、このシリコン酸化膜
を選択的にウェットエッチングし部分的に厚い素子分離
絶縁膜７を形成する。
に減圧ＣＶＤ法で堆積させ、フォトリソグラフィー技術
とドライエッチング技術とにより、このシリコン酸化膜
を選択的にウェットエッチングし部分的に厚い素子分離
絶縁膜７を形成する。
【００２６】次に、Ｈ2 −Ｏ2 雰囲気、９５０℃温度で
５分程度の熱酸化をして膜厚が約５０ｎｍのゲート絶縁
膜８を形成する。そして、ポリシリコン膜を６００ｎｍ
の厚さにＣＶＤ法で堆積し、フォトリソグラフィー技術
とドライエッチング技術とによりこのポリシリコン膜を
選択的に異方性エッチングし、ゲート電極９を形成す
る。
５分程度の熱酸化をして膜厚が約５０ｎｍのゲート絶縁
膜８を形成する。そして、ポリシリコン膜を６００ｎｍ
の厚さにＣＶＤ法で堆積し、フォトリソグラフィー技術
とドライエッチング技術とによりこのポリシリコン膜を
選択的に異方性エッチングし、ゲート電極９を形成す
る。
【００２７】次に、フォトリソグラフィー技術とドライ
エッチング技術とにより、選択的にヒ素をドーズ量５×
１０15／ｃｍ2 、エネルギー７０ｋｅｖでイオン注入
し、ｎ+ ソース領域１０とｎ+ ドレイン領域１１を形成
する。
エッチング技術とにより、選択的にヒ素をドーズ量５×
１０15／ｃｍ2 、エネルギー７０ｋｅｖでイオン注入
し、ｎ+ ソース領域１０とｎ+ ドレイン領域１１を形成
する。
【００２８】次に、フォトリソグラフィー技術とイオン
注入技術とで選択的にボロンをドーズ量５×１０15／ｃ
ｍ2 、エネルギー５０ｋｅｖでイオン注入し、ｐ+ 拡散
領域１２を形成する。次に、ＢＰＳＧを１０００ｎｍの
厚さにＣＶＤ成長させ、８５０℃で３０分程度の熱処理
でリフローした後、フォトリソグラフィー技術とドライ
エッチング技術とにより選択的に異方性エッチングを行
い、層間絶縁膜１３とソース・ドレイン用のコンタクト
ホールを形成する。
注入技術とで選択的にボロンをドーズ量５×１０15／ｃ
ｍ2 、エネルギー５０ｋｅｖでイオン注入し、ｐ+ 拡散
領域１２を形成する。次に、ＢＰＳＧを１０００ｎｍの
厚さにＣＶＤ成長させ、８５０℃で３０分程度の熱処理
でリフローした後、フォトリソグラフィー技術とドライ
エッチング技術とにより選択的に異方性エッチングを行
い、層間絶縁膜１３とソース・ドレイン用のコンタクト
ホールを形成する。
【００２９】次に、アルミ金属膜を１μｍ程度の厚さに
蒸着法またはスパッタ法で堆積し、ドライエッチング技
術によりこのアルミ金属膜を異方性エッチングして、ソ
ース電極１４およびドレイン電極１５を形成する。この
ようにして本発明の高耐圧横型ＭＯＳＦＥＴが形成され
る。
蒸着法またはスパッタ法で堆積し、ドライエッチング技
術によりこのアルミ金属膜を異方性エッチングして、ソ
ース電極１４およびドレイン電極１５を形成する。この
ようにして本発明の高耐圧横型ＭＯＳＦＥＴが形成され
る。
【００３０】このような高耐圧横型ＭＯＳＦＥＴの構造
では、ドレイン電圧の緩和領域すなわち電界緩和領域と
なるｎ- 延長ドレイン領域２に、ｐ型シリコン基板１と
ｐ型拡散層６とのｐｎ接合と、トレンチ３周囲の側壁ｐ
型拡散層５とのｐｎ接合が形成される。このため、ｐ型
シリコン基板および上側のｐ型拡散層からのｐｎ接合で
は空乏化できなかったｎ- 延長ドレイン領域が空乏化さ
れ、ｎ- 延長ドレイン領域の全域が容易に空乏化できる
ようになる。そして、ｎ- 延長ドレイン領域を従来より
低抵抗にしても、ドレイン・ソース間に生じた電圧を緩
和できる距離まで空乏層を伸ばすことが可能である。そ
の効果を模式的に表したものが図４である。
では、ドレイン電圧の緩和領域すなわち電界緩和領域と
なるｎ- 延長ドレイン領域２に、ｐ型シリコン基板１と
ｐ型拡散層６とのｐｎ接合と、トレンチ３周囲の側壁ｐ
型拡散層５とのｐｎ接合が形成される。このため、ｐ型
シリコン基板および上側のｐ型拡散層からのｐｎ接合で
は空乏化できなかったｎ- 延長ドレイン領域が空乏化さ
れ、ｎ- 延長ドレイン領域の全域が容易に空乏化できる
ようになる。そして、ｎ- 延長ドレイン領域を従来より
低抵抗にしても、ドレイン・ソース間に生じた電圧を緩
和できる距離まで空乏層を伸ばすことが可能である。そ
の効果を模式的に表したものが図４である。
【００３１】図４（ａ）は本発明の場合を示し、図４
（ｂ）は先述した第２の従来例の場合を示す。ここで、
不純物の濃度は同一とし、ドレイン電圧は一定としてい
る。
（ｂ）は先述した第２の従来例の場合を示す。ここで、
不純物の濃度は同一とし、ドレイン電圧は一定としてい
る。
【００３２】本発明の場合には、図４（ａ）に示すよう
に、ｎ- 延長ドレイン領域２に形成される空乏層は、ｐ
型シリコン基板１の方向からとｐ型拡散層６の方向から
とで形成される。そして、さらに、埋込ＢＰＳＧ４の周
りの複数の側壁ｐ型拡散層５間でもｎ- 延長ドレイン領
域２の空乏化がなされる。これに対し、第２の従来例の
場合には、図４（ｂ）に示すように、ｎ- 延長ドレイン
領域２０２に形成される空乏層は、ｐ型シリコン基板２
０１の方向からとｐ型拡散層２０３の方向からとで形成
されるのみである。ここで、斜線で示した領域は全て空
乏化された領域として示している。
に、ｎ- 延長ドレイン領域２に形成される空乏層は、ｐ
型シリコン基板１の方向からとｐ型拡散層６の方向から
とで形成される。そして、さらに、埋込ＢＰＳＧ４の周
りの複数の側壁ｐ型拡散層５間でもｎ- 延長ドレイン領
域２の空乏化がなされる。これに対し、第２の従来例の
場合には、図４（ｂ）に示すように、ｎ- 延長ドレイン
領域２０２に形成される空乏層は、ｐ型シリコン基板２
０１の方向からとｐ型拡散層２０３の方向からとで形成
されるのみである。ここで、斜線で示した領域は全て空
乏化された領域として示している。
【００３３】これらの結果、本発明の場合には、ｎ- 延
長ドレイン領域における抵抗を第２の従来例の場合より
さらに低減することができるため、高耐圧横型ＭＯＳＦ
ＥＴオン時のドレイン・ソース間オン抵抗を低減するこ
とが可能となる。
長ドレイン領域における抵抗を第２の従来例の場合より
さらに低減することができるため、高耐圧横型ＭＯＳＦ
ＥＴオン時のドレイン・ソース間オン抵抗を低減するこ
とが可能となる。
【００３４】次に、本発明の第２の実施の形態を図５、
図６および図７に基づいて説明する。ここで、図５は本
発明の高耐圧横型ＭＯＳＦＥＴの平面図であり、図６
は、図５に記すＥ−Ｆで切断した断面図であり、図７は
Ｇ−Ｈでの断面図である。
図６および図７に基づいて説明する。ここで、図５は本
発明の高耐圧横型ＭＯＳＦＥＴの平面図であり、図６
は、図５に記すＥ−Ｆで切断した断面図であり、図７は
Ｇ−Ｈでの断面図である。
【００３５】本発明の第１の実施の形態では、電界緩和
領域となるｎ- 延長ドレイン領域２はイオン注入と高温
熱処理によるｐ型シリコン基板１への不純物拡散により
形成されている、しかし、第２の実施の形態では電界緩
和領域はエピタキシャル成長により形成された低濃度不
純物層に設けられている。
領域となるｎ- 延長ドレイン領域２はイオン注入と高温
熱処理によるｐ型シリコン基板１への不純物拡散により
形成されている、しかし、第２の実施の形態では電界緩
和領域はエピタキシャル成長により形成された低濃度不
純物層に設けられている。
【００３６】また、第１の実施の形態ではＭＯＳトラン
ジスタのチャネル領域となるのはｐ型シリコン基板１の
表面であるのに対し、この第２の実施の形態ではｐ+ バ
ックゲート領域という不純物拡散層の表面がチャネル領
域となる。
ジスタのチャネル領域となるのはｐ型シリコン基板１の
表面であるのに対し、この第２の実施の形態ではｐ+ バ
ックゲート領域という不純物拡散層の表面がチャネル領
域となる。
【００３７】以下、詳細に説明する。図５、図６および
図７に示すように、ｐ型シリコン基体２１上にｎ- エピ
タキシャル層２２が形成され、この領域内に複数のトレ
ンチ２３が形成されている。このトレンチ２３内には埋
込ＢＰＳＧ２４が埋設され、その周りには側壁ｐ型拡散
層２５が形成されている。また、ｎ- エピタキシャル層
２２表面にはｐ型拡散層２６が形成されている。そし
て、その表面がチャネルとなるｐ+ バックゲート領域３
０が形成されている。その他は従来の技術と同様に、素
子分離絶縁膜２７、ゲート絶縁膜２８、ゲート電極２
９、ｎ+ ソース領域３１、ｎ+ ドレイン領域３２、層間
絶縁膜３３、ソース電極３４およびドレイン電極３５が
形成され、これらでもって本発明の高耐圧横型ＭＯＳＦ
ＥＴが構成される。
図７に示すように、ｐ型シリコン基体２１上にｎ- エピ
タキシャル層２２が形成され、この領域内に複数のトレ
ンチ２３が形成されている。このトレンチ２３内には埋
込ＢＰＳＧ２４が埋設され、その周りには側壁ｐ型拡散
層２５が形成されている。また、ｎ- エピタキシャル層
２２表面にはｐ型拡散層２６が形成されている。そし
て、その表面がチャネルとなるｐ+ バックゲート領域３
０が形成されている。その他は従来の技術と同様に、素
子分離絶縁膜２７、ゲート絶縁膜２８、ゲート電極２
９、ｎ+ ソース領域３１、ｎ+ ドレイン領域３２、層間
絶縁膜３３、ソース電極３４およびドレイン電極３５が
形成され、これらでもって本発明の高耐圧横型ＭＯＳＦ
ＥＴが構成される。
【００３８】この場合には、ｎ- エピタキシャル層２２
は、ｐ型シリコン基体２１と、素子上部のｐ型拡散層２
６とのｐｎ接合に加え、ｎ- エピタキシャル層２２内の
トレンチ２３周囲の側壁ｐ型拡散層２５とのｐｎ接合が
ある。このため、第１の実施の形態の効果と同様にｎ-
エピタキシャル層２２の全域が容易に空乏化できるよう
になる。そして、ｎ- エピタキシャル層を従来より低い
抵抗率としても、ドレイン・ソース間に生じた電圧を緩
和できる距離まで空乏層を伸ばすことが可能となる。こ
の結果、ｎ- エピタキシャル層２２における抵抗を低減
することができるため、第１の実施の形態と同様に高耐
圧横型ＭＯＳＦＥＴのオン時のドレイン・ソース間抵抗
を低減することが可能となる。
は、ｐ型シリコン基体２１と、素子上部のｐ型拡散層２
６とのｐｎ接合に加え、ｎ- エピタキシャル層２２内の
トレンチ２３周囲の側壁ｐ型拡散層２５とのｐｎ接合が
ある。このため、第１の実施の形態の効果と同様にｎ-
エピタキシャル層２２の全域が容易に空乏化できるよう
になる。そして、ｎ- エピタキシャル層を従来より低い
抵抗率としても、ドレイン・ソース間に生じた電圧を緩
和できる距離まで空乏層を伸ばすことが可能となる。こ
の結果、ｎ- エピタキシャル層２２における抵抗を低減
することができるため、第１の実施の形態と同様に高耐
圧横型ＭＯＳＦＥＴのオン時のドレイン・ソース間抵抗
を低減することが可能となる。
【００３９】
【発明の効果】本発明の高耐圧横型ＭＯＳＦＥＴの構造
は、ｎ- 延長ドレイン領域は、ｐ型シリコン基板と、素
子上部のｐ型拡散層とのｐｎ接合に加え、ｎ- 延長ドレ
イン領域内のトレンチ周囲の側壁ｐ型拡散層とのｐｎ接
合を有している。
は、ｎ- 延長ドレイン領域は、ｐ型シリコン基板と、素
子上部のｐ型拡散層とのｐｎ接合に加え、ｎ- 延長ドレ
イン領域内のトレンチ周囲の側壁ｐ型拡散層とのｐｎ接
合を有している。
【００４０】このためｐ型シリコン基板および上側のｐ
型拡散層からだけでは空乏化できなかったｎ- 延長ドレ
イン領域が空乏化でき、ｎ- 延長ドレイン領域の全域が
容易に空乏化されるようになる。そして、ｎ- 延長ドレ
イン領域を従来より低い抵抗率としても、ドレイン・ソ
ース間に生じた電圧を緩和できる距離まで空乏層を伸ば
すことが可能となる。このために、ｎ- 延長ドレイン領
域における抵抗を低減することができるようになり、高
耐圧横型ＭＯＳＦＥＴオン時のドレイン・ソース間抵抗
すなわちオン抵抗を低減することが可能となる。
型拡散層からだけでは空乏化できなかったｎ- 延長ドレ
イン領域が空乏化でき、ｎ- 延長ドレイン領域の全域が
容易に空乏化されるようになる。そして、ｎ- 延長ドレ
イン領域を従来より低い抵抗率としても、ドレイン・ソ
ース間に生じた電圧を緩和できる距離まで空乏層を伸ば
すことが可能となる。このために、ｎ- 延長ドレイン領
域における抵抗を低減することができるようになり、高
耐圧横型ＭＯＳＦＥＴオン時のドレイン・ソース間抵抗
すなわちオン抵抗を低減することが可能となる。
【００４１】このような効果は、ｎ- 延長ドレイン領域
の代りにｎ- エピタキシャル層が形成される場合も同様
となる。
の代りにｎ- エピタキシャル層が形成される場合も同様
となる。
【００４２】また、高耐圧横型ＭＯＳＦＥＴの電流駆動
能力が大幅に向上するようになるため、高耐圧で大電流
の高耐圧横型ＭＯＳＦＥＴが形成できるようになる。
能力が大幅に向上するようになるため、高耐圧で大電流
の高耐圧横型ＭＯＳＦＥＴが形成できるようになる。
【図１】本発明の第１の実施の形態の高耐圧横型ＭＯＳ
ＦＥＴの平面図である。
ＦＥＴの平面図である。
【図２】上記高耐圧横型ＭＯＳＦＥＴの断面図である。
【図３】上記高耐圧横型ＭＯＳＦＥＴの断面図である。
【図４】本発明の効果を説明するための模式断面図であ
る。
る。
【図５】本発明の第２の実施の形態の高耐圧横型ＭＯＳ
ＦＥＴの平面図である。
ＦＥＴの平面図である。
【図６】本発明の第２の実施の形態の高耐圧横型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図７】本発明の第２の実施の形態の高耐圧横型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図８】第１の従来例を説明するための高耐圧横型ＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図９】第２の従来例を説明するための高耐圧横型ＭＯ
ＳＦＥＴの平面図である。
ＳＦＥＴの平面図である。
１，１０１，２０１ ｐ型シリコン基板 ２，１０２，２０２ ｎ- 延長ドレイン領域 ３，２３ トレンチ ４，２４ 埋込ＢＰＳＧ ５，２５ 側壁ｐ型拡散層 ６，２６，１０３，２０３ ｐ型拡散層 ７，２７，１０４ 素子分離絶縁膜 ８，２８，１０５ ゲート絶縁膜 ９，２９，１０６，２０６ ゲート電極 １０，３１，１０７，２０７ ｎ+ ソース領域 １１，３２，１０８，２０８ ｎ+ ドレイン領域 １２，１０９，２０９ ｐ+ 拡散領域 １３，３３，１１０ 層間絶縁膜 １４，３４，１１１ ソース電極 １５，３５，１１２ ドレイン電極 ２１ ｐ型シリコン基体 ２２ ｎ- エピタキシャル層 ３０ ｐ+ バックゲート領域
Claims (7)
- 【請求項１】 一導電型の半導体基板上の一領域に形成
された逆導電型で高濃度不純物を含むソース領域と、前
記半導体基板主面のゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で低濃度不純物を含有する第
１の拡散領域とを有し、前記第１の拡散領域の表面部に
逆導電型で高濃度不純物を含むドレイン領域が形成さ
れ、前記ゲート電極と前記ドレイン領域との間であり前
記第１の拡散領域の表面部に一導電型で低濃度不純物を
含む第２の拡散領域が形成され、前記ゲート電極と前記
ドレイン領域との間であり前記第１の拡散領域の表面か
ら所定の深さに溝が形成され、前記溝の側壁に一導電型
の不純物を含む第３の拡散領域が形成されていることを
特徴とする半導体装置。 - 【請求項２】 前記溝の深さが、前記第１の拡散領域の
深さより浅くなるように設定されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 一導電型の半導体基板上に形成された逆
導電型のエピタキシャル層と、前記エピタキシャル層に
形成されたバックゲート領域と、前記バックゲート領域
内に形成された逆導電型で高濃度不純物を含むソース領
域と、前記バックゲート領域の表面上にゲート絶縁膜を
介して形成されたゲート電極と、前記ゲート電極を挟み
前記ソース領域に対向して形成された逆導電型で高濃度
不純物を含むドレイン領域とを有し、前記ゲート電極と
前記ドレイン領域との間であり前記エピタキシャル層の
表面部に一導電型で低濃度不純物を含む第２の拡散領域
が形成され、前記ゲート電極と前記ドレイン領域との間
であり前記エピタキシャル層の表面から所定の深さに溝
が形成され、前記溝の側壁に一導電型の不純物を含む第
３の拡散領域が形成されていることを特徴とする半導体
装置。 - 【請求項４】 前記溝の深さが、前記エピタキシャル層
の膜厚より浅くなるように設定されていることを特徴と
する請求項３記載の半導体装置。 - 【請求項５】 前記溝内に一導電型の不純物を含有する
絶縁材料が充填されていることを特徴とする請求項１か
ら請求項４記載のうちの１つの請求項に記載の半導体装
置。 - 【請求項６】 前記高耐圧の絶縁ゲート電界効果トラン
ジスタの動作において、前記ソース領域、半導体基板、
第２の拡散領域および第３の拡散領域が接地電位に固定
され前記ドレイン領域に電源電圧が印加されていること
を特徴とする請求項１から請求項５記載のうちの１つの
請求項に記載の半導体装置。 - 【請求項７】 前記第１の拡散領域が全て空乏化されて
いることを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8137160A JP2850852B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8137160A JP2850852B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321291A JPH09321291A (ja) | 1997-12-12 |
| JP2850852B2 true JP2850852B2 (ja) | 1999-01-27 |
Family
ID=15192230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8137160A Expired - Fee Related JP2850852B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850852B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4972842B2 (ja) * | 2001-05-11 | 2012-07-11 | 富士電機株式会社 | 半導体装置 |
| DE10221808B4 (de) | 2001-05-18 | 2010-01-07 | Fuji Electric Co., Ltd., Kawasaki | Verfahren zur Herstellung eines lateralen MOSFETs |
| US6787872B2 (en) * | 2001-06-26 | 2004-09-07 | International Rectifier Corporation | Lateral conduction superjunction semiconductor device |
| DE10258443A1 (de) | 2001-12-18 | 2003-07-03 | Fuji Electric Co Ltd | Halbleiterbauelement |
| JP4042530B2 (ja) | 2002-10-30 | 2008-02-06 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| JP4891288B2 (ja) * | 2008-05-07 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US8822291B2 (en) * | 2012-01-17 | 2014-09-02 | Globalfoundries Singapore Pte. Ltd. | High voltage device |
| US8853022B2 (en) | 2012-01-17 | 2014-10-07 | Globalfoundries Singapore Pte. Ltd. | High voltage device |
| JP6448258B2 (ja) | 2014-08-27 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN106571388B (zh) * | 2015-10-08 | 2018-10-12 | 无锡华润上华科技有限公司 | 具有resurf结构的横向扩散金属氧化物半导体场效应管 |
| JP6707439B2 (ja) * | 2016-11-21 | 2020-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN112531026B (zh) * | 2019-09-17 | 2022-06-21 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN112993021B (zh) * | 2019-12-18 | 2023-07-07 | 东南大学 | 横向双扩散金属氧化物半导体场效应管 |
-
1996
- 1996-05-30 JP JP8137160A patent/JP2850852B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09321291A (ja) | 1997-12-12 |
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