JP2941823B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特にいわゆ
る縦型の絶縁ゲート型（以下MISと略す）電界効果トラ
ンジスタ（以下FETと略す）を有する半導体装置の製造
方法に関する。
る縦型の絶縁ゲート型（以下MISと略す）電界効果トラ
ンジスタ（以下FETと略す）を有する半導体装置の製造
方法に関する。
従来、チャネルの電流が基板に対し縦に流れるいわゆ
る縦型のMISFETについては、特開昭58−3287及びアイ・
イー・デー・エム、テクニカル ダイジェスト、第674
頁〜第677頁（1987）（IDEM,Technical Digest pp.674
〜677（1987））に論じられている。前者に記載のMISFE
Tの断面図を第７図に示す。高濃度半導体基板１上にｎ
型ドレイン領域２、ｐ型ベース領域３、ｎ型ソース領域
４が順次形成され、上記ｎ型ソース領域４からｎ型ドレ
イン領域２に達するように形成された溝中にゲート絶縁
膜５を介してゲート電極６が埋め込まれている。７はソ
ース電極、８はドレイン電極、９はシリコン酸化膜であ
る。このMISFETは、チャネルの電流が縦に流れるため、
単位セル当りの電流密度が増大し、オン抵抗が減少して
いる。また、ソース領域がプレーナー型より小さく形成
されているので、ソースをエミッタとし、ドレイン領域
２とベース領域３とで構成される寄生バイポーラトラン
ジスタの動作が低く抑えられ、Ｌ負荷ラッチング耐量や
熱的破壊強度が向上した。
る縦型のMISFETについては、特開昭58−3287及びアイ・
イー・デー・エム、テクニカル ダイジェスト、第674
頁〜第677頁（1987）（IDEM,Technical Digest pp.674
〜677（1987））に論じられている。前者に記載のMISFE
Tの断面図を第７図に示す。高濃度半導体基板１上にｎ
型ドレイン領域２、ｐ型ベース領域３、ｎ型ソース領域
４が順次形成され、上記ｎ型ソース領域４からｎ型ドレ
イン領域２に達するように形成された溝中にゲート絶縁
膜５を介してゲート電極６が埋め込まれている。７はソ
ース電極、８はドレイン電極、９はシリコン酸化膜であ
る。このMISFETは、チャネルの電流が縦に流れるため、
単位セル当りの電流密度が増大し、オン抵抗が減少して
いる。また、ソース領域がプレーナー型より小さく形成
されているので、ソースをエミッタとし、ドレイン領域
２とベース領域３とで構成される寄生バイポーラトラン
ジスタの動作が低く抑えられ、Ｌ負荷ラッチング耐量や
熱的破壊強度が向上した。
また、上述の従来技術の他に、特開昭63−224260号公
報に開示されている如き縦型のMOSFETが知られている。
しかし、そのMOSFETの場合、ソース電極の段切れが問題
となる。
報に開示されている如き縦型のMOSFETが知られている。
しかし、そのMOSFETの場合、ソース電極の段切れが問題
となる。
上記従来技術は、素子の信頼性について十分な配慮が
なされておらず、Ｌ負荷ラッチング耐量がなお不十分で
あるという問題があった。
なされておらず、Ｌ負荷ラッチング耐量がなお不十分で
あるという問題があった。
本発明の目的は、Ｌ負荷ラッチング耐量の向上した信
頼性に優れた半導体装置の製造方法を提供することにあ
る。
頼性に優れた半導体装置の製造方法を提供することにあ
る。
上記目的を達成するために、本発明の半導体装置の製
造方法は、第１導電型の半導体基板主面に、第１導電型
であって、上記半導体基板の不純物濃度よりも低濃度の
半導体層が形成された半導体本体を準備する工程、上記
半導体層内に第２導電型の不純物を導入してチャネル領
域となる第１の領域を設ける工程、第１の領域主面上に
絶縁膜を形成する工程、この絶縁膜に第１開孔部を設
け、該第１開孔部を通して第１の領域に第２導電型の不
純物を導入して、底部が第１の領域の底部より深く、上
記半導体層内に位置した第２の領域を設ける工程、上記
絶縁膜に第２開孔部を設け、第２開孔部を通して第１の
領域に第１導電型の不純物を導入して、第２開孔部から
第１の領域に伸びる第３の領域を設ける工程、第２開孔
部内の第１の領域をエッチングし、第２の領域の底部よ
り浅く、第１の領域の底部より深い溝を形成する工程及
び溝内にゲート絶縁膜を介してゲート電極を設ける工程
を含むようにしたものである。
造方法は、第１導電型の半導体基板主面に、第１導電型
であって、上記半導体基板の不純物濃度よりも低濃度の
半導体層が形成された半導体本体を準備する工程、上記
半導体層内に第２導電型の不純物を導入してチャネル領
域となる第１の領域を設ける工程、第１の領域主面上に
絶縁膜を形成する工程、この絶縁膜に第１開孔部を設
け、該第１開孔部を通して第１の領域に第２導電型の不
純物を導入して、底部が第１の領域の底部より深く、上
記半導体層内に位置した第２の領域を設ける工程、上記
絶縁膜に第２開孔部を設け、第２開孔部を通して第１の
領域に第１導電型の不純物を導入して、第２開孔部から
第１の領域に伸びる第３の領域を設ける工程、第２開孔
部内の第１の領域をエッチングし、第２の領域の底部よ
り浅く、第１の領域の底部より深い溝を形成する工程及
び溝内にゲート絶縁膜を介してゲート電極を設ける工程
を含むようにしたものである。
本発明は、前記第２の領域（後に説明する第１図の高
濃度ベース領域13）から下方に空乏層が延び、ブレーク
ダウンが発生する。そのためＬ負荷ラッチング耐量は向
上する。
濃度ベース領域13）から下方に空乏層が延び、ブレーク
ダウンが発生する。そのためＬ負荷ラッチング耐量は向
上する。
以下、本発明の一実施例を第１図により説明する。第
１図は縦型パワーMOSFETの主要セル部の断面構造図であ
る。抵抗率が0.01Ω・cmのｎ形高濃度半導体基板１の上
に抵抗率が0.8Ω・cm、厚さが10μｍのｎ形エピタキシ
ャル層からなるドレイン領域２、その上にシート抵抗が
500Ω／□、深さが1.0μｍのｐ形ベース領域３が形成さ
れている。この領域は前記第１の領域に相当するが以下
ベース領域という。この領域の一部はｐ形の高濃度ベー
ス領域13が存在し、その深さは1.5μｍである、表面か
らドレイン領域２に達する溝中には、厚さ50nmのゲート
酸化膜５が周囲に設けられ、その中に多結晶シリコンの
ゲート電極６が設けられている。溝の外側上部には、溝
に接してシート抵抗が500Ω／□、深さが0.5μｍのｎ形
高濃度ソース領域４が設けられている。７はAlのソース
電極、８はTi−Ni−Agのドレイン電極そして９はシリコ
ン酸化膜である。
１図は縦型パワーMOSFETの主要セル部の断面構造図であ
る。抵抗率が0.01Ω・cmのｎ形高濃度半導体基板１の上
に抵抗率が0.8Ω・cm、厚さが10μｍのｎ形エピタキシ
ャル層からなるドレイン領域２、その上にシート抵抗が
500Ω／□、深さが1.0μｍのｐ形ベース領域３が形成さ
れている。この領域は前記第１の領域に相当するが以下
ベース領域という。この領域の一部はｐ形の高濃度ベー
ス領域13が存在し、その深さは1.5μｍである、表面か
らドレイン領域２に達する溝中には、厚さ50nmのゲート
酸化膜５が周囲に設けられ、その中に多結晶シリコンの
ゲート電極６が設けられている。溝の外側上部には、溝
に接してシート抵抗が500Ω／□、深さが0.5μｍのｎ形
高濃度ソース領域４が設けられている。７はAlのソース
電極、８はTi−Ni−Agのドレイン電極そして９はシリコ
ン酸化膜である。
第２図はこの縦型パワーMOSFETの製造プロセスを示す
主要部の断面構造図である。（ａ）n+高濃度半導体基板
１の上にｎ形エピタキシャル層を成長させｐ型ベース領
域３を1.0μｍの深さに形成する。（ｂ）厚さ0.2μｍの
シリコン窒化膜10を所望のパターンに形成し、その上に
ホトレジスト103を所望のパターンに形成する。高エネ
ルギーイオン打ち込みによりＢを１×1015cm打ち込み、
ホトレジスト膜103を除去後熱処理によりＢを拡散し高
濃度ベース領域13を1.45μｍの深さ迄形成する。従って
この状態では（ｂ）に示した断面構造からホトレジスト
膜103が除かれた構造となっている。（ｃ）上記シリコ
ン窒化膜10の上にホトレジスト膜104を形成し、所望の
形状とする。開口部に１×1016/cmの砒素をイオン打ち
込みし、熱処理により、0.5μｍの深さにしてソース領
域４を形成する。（ｄ）しかる後、SiCl4ガスのドライ
エッチングにより、深さ1.1μｍのＵ字形溝11を形成す
る。このときシリコン窒化膜の削れ量は約0.1μｍであ
る。（ｅ）そして厚さ50nmのシリコン酸化膜をゲート絶
縁膜５としてCVD法により被着する。（ｆ）ゲート電極
６となる多結晶シリコンを溝幅の２分の１以上の膜厚で
被着して溝を充填した後、SF6ガスのドライエッチング
により全面エッチングして溝内のみに図のごとく多結晶
シリコンを残存させる。なお多結晶シリコンは燐を５×
1020/cm3の濃度にドープして低抵抗にしておく。燐や砒
素を多結晶シリコン被着時に添加しておいてもよい。
（ｇ）熱酸化によってシリコン酸化膜９を図のごとく形
成し、シリコン窒化膜10を除去する。（ｈ）取り出し電
極として、ソース電極７及びドレイン電極８を形成す
る。
主要部の断面構造図である。（ａ）n+高濃度半導体基板
１の上にｎ形エピタキシャル層を成長させｐ型ベース領
域３を1.0μｍの深さに形成する。（ｂ）厚さ0.2μｍの
シリコン窒化膜10を所望のパターンに形成し、その上に
ホトレジスト103を所望のパターンに形成する。高エネ
ルギーイオン打ち込みによりＢを１×1015cm打ち込み、
ホトレジスト膜103を除去後熱処理によりＢを拡散し高
濃度ベース領域13を1.45μｍの深さ迄形成する。従って
この状態では（ｂ）に示した断面構造からホトレジスト
膜103が除かれた構造となっている。（ｃ）上記シリコ
ン窒化膜10の上にホトレジスト膜104を形成し、所望の
形状とする。開口部に１×1016/cmの砒素をイオン打ち
込みし、熱処理により、0.5μｍの深さにしてソース領
域４を形成する。（ｄ）しかる後、SiCl4ガスのドライ
エッチングにより、深さ1.1μｍのＵ字形溝11を形成す
る。このときシリコン窒化膜の削れ量は約0.1μｍであ
る。（ｅ）そして厚さ50nmのシリコン酸化膜をゲート絶
縁膜５としてCVD法により被着する。（ｆ）ゲート電極
６となる多結晶シリコンを溝幅の２分の１以上の膜厚で
被着して溝を充填した後、SF6ガスのドライエッチング
により全面エッチングして溝内のみに図のごとく多結晶
シリコンを残存させる。なお多結晶シリコンは燐を５×
1020/cm3の濃度にドープして低抵抗にしておく。燐や砒
素を多結晶シリコン被着時に添加しておいてもよい。
（ｇ）熱酸化によってシリコン酸化膜９を図のごとく形
成し、シリコン窒化膜10を除去する。（ｈ）取り出し電
極として、ソース電極７及びドレイン電極８を形成す
る。
本実施例の構造は、ソース領域４がゲート電極６を有
するＵ字形溝形成によって自己整合的に小さく形成され
ていることである。これにより、ソース領域４の断面形
状における幅すなわち横方向の長さは、深さすなわち縦
方向の長さより短く形成できるので、ソースをエミッタ
としベース領域３とドレイン領域２とで構成される寄生
バイポーラトランジスタ動作が低く抑えられる。また高
濃度ベース領域13が深部迄導入されているので、ドレイ
ン・ベース間のブレークダウンはこの領域の底部発生す
る。その結果ドレイン耐圧は65Vに低下したがＬ負荷ラ
ッチングは向上した。
するＵ字形溝形成によって自己整合的に小さく形成され
ていることである。これにより、ソース領域４の断面形
状における幅すなわち横方向の長さは、深さすなわち縦
方向の長さより短く形成できるので、ソースをエミッタ
としベース領域３とドレイン領域２とで構成される寄生
バイポーラトランジスタ動作が低く抑えられる。また高
濃度ベース領域13が深部迄導入されているので、ドレイ
ン・ベース間のブレークダウンはこの領域の底部発生す
る。その結果ドレイン耐圧は65Vに低下したがＬ負荷ラ
ッチングは向上した。
本実施例によれば、3.5mm□チップのパワーMOSFETに
おいてドレイン耐圧が60V、オン抵抗が10mΩ、Ｌ負荷ラ
ッチング耐量が100μＨ、50Vに対して35Aでも破壊しな
かった。
おいてドレイン耐圧が60V、オン抵抗が10mΩ、Ｌ負荷ラ
ッチング耐量が100μＨ、50Vに対して35Aでも破壊しな
かった。
次に本発明の他の実施例を第３図を用いて説明する。
第３図（ａ）はパワーMOSFETの主要部の平面図、第３図
（ｂ）は同図（ａ）のＡ−Ａ′断面図である。全面にソ
ース電極に接続されたソース領域４及びベース領域３の
平面形状はそれぞれ円環形状である。ここで一セルのゲ
ート絶縁膜５の直径は３μｍである。またソース領域４
の幅はゲート電極６を有するＵ字形溝部分によって自己
整合されて一様の大きさになっているので、全面ソース
電極７に接続されたベース領域３の大きさにも一定に確
保される。この結果ベース抵抗は小さく抑えられ、寄生
バイポーラトランジスタ動作も発生しにくい。
第３図（ａ）はパワーMOSFETの主要部の平面図、第３図
（ｂ）は同図（ａ）のＡ−Ａ′断面図である。全面にソ
ース電極に接続されたソース領域４及びベース領域３の
平面形状はそれぞれ円環形状である。ここで一セルのゲ
ート絶縁膜５の直径は３μｍである。またソース領域４
の幅はゲート電極６を有するＵ字形溝部分によって自己
整合されて一様の大きさになっているので、全面ソース
電極７に接続されたベース領域３の大きさにも一定に確
保される。この結果ベース抵抗は小さく抑えられ、寄生
バイポーラトランジスタ動作も発生しにくい。
次に本発明の他の実施例を第４図を用いて説明する。
図はパワーMOSFETの主要部の平面図であり、ソース領域
４の平面形状が円環の一部の形状をしている。ゲート絶
縁膜として厚さ60nmの酸化タンタル膜と厚さ20nmのシリ
コ酸化膜の複合膜を用いた。その結果単位面積当りのゲ
ート幅つまり実装密度が約２倍向上し、またゲート面積
が増加したにもかかわらず、歩留まりの低下はみられな
かった。
図はパワーMOSFETの主要部の平面図であり、ソース領域
４の平面形状が円環の一部の形状をしている。ゲート絶
縁膜として厚さ60nmの酸化タンタル膜と厚さ20nmのシリ
コ酸化膜の複合膜を用いた。その結果単位面積当りのゲ
ート幅つまり実装密度が約２倍向上し、またゲート面積
が増加したにもかかわらず、歩留まりの低下はみられな
かった。
次に本発明の他の実施例を第５図を用いて説明する。
図はパワーMOSFETの主要部の断面図であり、ベース領域
３にライフタイムキラー12が導入されている。このライ
フタイムキラー12は１×1015/cm2のプロトンのイオン打
ち込みによって形成された。この結果、寄生バイポーラ
トランジスタ動作の発生がさらに低く抑えられ、またド
レイン・ベース間のダイオードの逆回復時間も約１桁低
減できた。
図はパワーMOSFETの主要部の断面図であり、ベース領域
３にライフタイムキラー12が導入されている。このライ
フタイムキラー12は１×1015/cm2のプロトンのイオン打
ち込みによって形成された。この結果、寄生バイポーラ
トランジスタ動作の発生がさらに低く抑えられ、またド
レイン・ベース間のダイオードの逆回復時間も約１桁低
減できた。
次に本発明の他の実施例を第６図を用いて説明する。
第６図（ａ）はパワーMOSFET、ドライバMOSFETからなる
回路図、第６図（ｂ）はその集積回路の断面図である。
ｐ形半導体基板14上にｎ形高濃度領域15をドレインとす
るパワーMOSFET及びドライバMOSFETが形成され、アイソ
レーション17もＵ字形溝構造を利用して形成されてい
る。この結果、パワーMOSFETのドライブが容易になると
共に、実装密度は従来の構造の約２倍向上し、かつ破壊
耐量も低下することはなかった。
第６図（ａ）はパワーMOSFET、ドライバMOSFETからなる
回路図、第６図（ｂ）はその集積回路の断面図である。
ｐ形半導体基板14上にｎ形高濃度領域15をドレインとす
るパワーMOSFET及びドライバMOSFETが形成され、アイソ
レーション17もＵ字形溝構造を利用して形成されてい
る。この結果、パワーMOSFETのドライブが容易になると
共に、実装密度は従来の構造の約２倍向上し、かつ破壊
耐量も低下することはなかった。
以上の実施例ではｎチャネルパワーMOSFETを例にとっ
て説明したが、ｐチャネル形でも同様な効果がある。ま
たゲート絶縁膜としてシリコン酸化膜及び酸化タンタル
膜を含む高誘電率複合膜を用いたが他の高誘電率複合
膜、例えば酸化チタン膜、オキシナイトライド膜、酸化
イットリウム膜を含む膜等でもよく、そしてゲート電極
として多結晶シリコンを用いたが、他の材料、例えば、
アルミニウム、タングステン、モリブデン、タングステ
ンシリサイド、モリブデンシリサイド、又はチタンシリ
サイドでも本発明の思想を逸脱しない限りにおいて変更
可能である。
て説明したが、ｐチャネル形でも同様な効果がある。ま
たゲート絶縁膜としてシリコン酸化膜及び酸化タンタル
膜を含む高誘電率複合膜を用いたが他の高誘電率複合
膜、例えば酸化チタン膜、オキシナイトライド膜、酸化
イットリウム膜を含む膜等でもよく、そしてゲート電極
として多結晶シリコンを用いたが、他の材料、例えば、
アルミニウム、タングステン、モリブデン、タングステ
ンシリサイド、モリブデンシリサイド、又はチタンシリ
サイドでも本発明の思想を逸脱しない限りにおいて変更
可能である。
本発明によれば、Ｌ負荷ラッチング耐量の向上した信
頼性に優れた半導体装置の製造方法を提供することがで
きた。
頼性に優れた半導体装置の製造方法を提供することがで
きた。
第１図は本発明の一実施例の縦型パワーMOSFETの主要部
の縦断面図、第２図はその製造プロセスを示す主要部の
縦断面図、第３図は本発明の他の実施例の縦型パワーMO
SFETの主要部の平面図及び縦断面図、第４図は本発明の
他の実施例の縦型パワーMOSFETの主要部の平面図、第５
図は本発明の他の実施例の縦型パワーMOSFETの主要部の
縦断面図、第６図は本発明の他の実施例の回路図及びそ
の主要部の縦断面図、第７図は従来の縦型パワーMOSFET
の主要部の縦断面図である。 １……高濃度半導体基板 ２……ドレイン領域、３……ベース領域 ４……ソース領域、５……ゲート絶縁膜 ６……ゲート電極、７……ソース電極 ８……ドレイン電極、９……絶縁膜 10……シリコン窒化膜、11……溝 12……ライフタイムキラー 13……高濃度ベース領域 14……ｐ形半導体基板 15……ｎ形高濃度領域 16……ドレイン取り出し領域 17……アイソレーション 18……保護膜 103、104……ホトレジスト膜
の縦断面図、第２図はその製造プロセスを示す主要部の
縦断面図、第３図は本発明の他の実施例の縦型パワーMO
SFETの主要部の平面図及び縦断面図、第４図は本発明の
他の実施例の縦型パワーMOSFETの主要部の平面図、第５
図は本発明の他の実施例の縦型パワーMOSFETの主要部の
縦断面図、第６図は本発明の他の実施例の回路図及びそ
の主要部の縦断面図、第７図は従来の縦型パワーMOSFET
の主要部の縦断面図である。 １……高濃度半導体基板 ２……ドレイン領域、３……ベース領域 ４……ソース領域、５……ゲート絶縁膜 ６……ゲート電極、７……ソース電極 ８……ドレイン電極、９……絶縁膜 10……シリコン窒化膜、11……溝 12……ライフタイムキラー 13……高濃度ベース領域 14……ｐ形半導体基板 15……ｎ形高濃度領域 16……ドレイン取り出し領域 17……アイソレーション 18……保護膜 103、104……ホトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−155768（ＪＰ，Ａ) 実開 昭63−124762（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】第１導電型の半導体基板主面に、第１導電
型であって、上記半導体基板の不純物濃度よりも低濃度
の半導体層が形成された半導体本体を準備する工程、 上記半導体層内に第２導電型の不純物を導入してチャネ
ル領域となる第１の領域を設ける工程、 上記第１の領域主面上に絶縁膜を形成する工程、 上記絶縁膜に第１開孔部を設け、該第１開孔部を通して
上記第１の領域に第２導電型の不純物を導入して、底部
が上記第１の領域の底部より深く、上記半導体層内に位
置した第２の領域を設ける工程、 上記絶縁膜に第２開孔部を設け、該第２開孔部を通して
上記第１の領域に第１導電型の不純物を導入して、上記
第２開孔部から上記第１の領域に伸びる第３の領域を設
ける工程、 上記第２開孔部内の上記第１の領域をエッチングし、上
記第２の領域の底部より浅く、上記第１の領域の底部よ
り深い溝を形成する工程及び 上記溝内にゲート絶縁膜を介してゲート電極を設ける工
程を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】上記ゲート電極を設ける工程は、上記溝の
幅の２分の１以上の膜厚で多結晶シリコンを上記溝に充
填し、しかる後上記多結晶シリコンをエッチングして上
記溝のみに残存させる工程からなり、 上記ゲート電極を設ける工程に続いて、上記ゲート電極
表面に酸化膜を形成する工程と、該酸化膜上に上記第２
及び第３の領域に接続するソース電極を形成する工程を
備えたことを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298386A JP2941823B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298386A JP2941823B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144971A JPH02144971A (ja) | 1990-06-04 |
| JP2941823B2 true JP2941823B2 (ja) | 1999-08-30 |
Family
ID=17859028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298386A Expired - Fee Related JP2941823B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941823B2 (ja) |
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| JP2582724Y2 (ja) * | 1991-10-08 | 1998-10-08 | 株式会社明電舎 | 絶縁ゲート型半導体素子 |
| JP2837014B2 (ja) * | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP4521643B2 (ja) * | 1997-05-07 | 2010-08-11 | シリコニックス・インコーポレイテッド | 側壁スペーサを用いる高密度トレンチ形ｄｍｏｓの製造 |
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| JP4528460B2 (ja) * | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
| JP2002329727A (ja) * | 2001-04-27 | 2002-11-15 | Toyota Motor Corp | 縦型半導体装置とそれを用いた回路 |
| JP5008046B2 (ja) | 2005-06-14 | 2012-08-22 | ローム株式会社 | 半導体デバイス |
| US8643071B2 (en) * | 2012-06-14 | 2014-02-04 | Alpha And Omega Semiconductor Incorporated | Integrated snubber in a single poly MOSFET |
| JP6988175B2 (ja) * | 2017-06-09 | 2022-01-05 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020559A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 複合半導体装置 |
| JPS6180859A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
| JPS62298120A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63124762U (ja) * | 1987-02-04 | 1988-08-15 |
-
1988
- 1988-11-28 JP JP63298386A patent/JP2941823B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02144971A (ja) | 1990-06-04 |
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