KR20070015309A

KR20070015309A - 고전압 반도체소자

Info

Publication number: KR20070015309A
Application number: KR1020050070026A
Authority: KR
Inventors: 이재길; 이규현; 장호철; 윤종만
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2005-07-30
Filing date: 2005-07-30
Publication date: 2007-02-02
Also published as: US20070029597A1

Abstract

드리프트영역 전체에서 P 전하량과 N 전하량이 균형이 되도록 함으로써 브레이크다운 특성이 열화되지 않도록 구성된 고전압 반도체소자가 개시된다. 본 발명의 고전압 반도체소자는, N 도전형으로 된 N 필러와 P 도전형으로 된 P 필러가 수평 방향으로 동심의 형태로 서로를 둘러싸는 형태로 복수개가 반복적으로 형성된 액티브영역을 포함하며, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 닫힌(Closed) 것으로서, 예를 들어, 원통형 또는 사각통형 또는 팔각통형 등을 포함하는 다각통형 구조이거나, 원통형 및 다각통형이 결합된 구조로 형성될 수 있다.

드리프트영역, 액티브영역, 터미네이션영역, 전하량, 균형, 필러, 고전압

Description

고전압 반도체소자{High voltage semiconductor device}

도1은 일반적인 고전압 반도체소자를 개략적으로 나타내는 레이아웃도이다.

도2는 도1의 A-A'선을 따라 절단한 액티브영역만의 개략적인 단면도이다.

도3은 도1의 고전압 반도체소자의 모서리 부분 및 상부 일부만을 나타내는 개략도이다.

도4는 본 발명의 제1 실시예에 따른 고전압 반도체소자를 나타내는 개략적인 레이아웃도이다.

도5는 도4의 "A" 부분을 확대한 확대도이다.

도6은 본 발명의 실시예에 따른 액티브영역이 적용된 MOS 트랜지스터의 개략적인 수직단면도이다.

도7은 도4의 도면에 게이트전극의 배치상태를 도시한 개략도이다.

도8은 본 발명의 제2 실시예에 따른 고전압 반도체소자를 나타내는 개략적인 레이아웃도이다.

도9는 도8의 "B" 부분을 확대한 확대도이다.

도10은 도9의 "C" 부분을 확대한 확대도이다.

도11는 본 발명의 제3 실시예에 따른 고전압 반도체소자를 나타내는 개략적인 레이아웃도이다.

도12는 도11의 "D" 부분을 확대한 확대도이다.

도13은 도11의 "D" 부분에 해당하는 다른 실시예의 경우를 확대하여 표현한 확대도이다.

도14는 도12 및 도13의 "E" 부분을 확대한 확대도이다.

본 발명은 반도체소자에 관한 것으로서, 보다 상세하게는 교대 도전형의 드리프트층(alternating conductivity type drift layer)을 갖는 고전압 반도체장치에 관한 것이다.

일반적으로 수직형 반도체장치는 상호 대향하는 두 평면 위에 전극들을 배치시키는 구조를 갖는다. 이 수직형 반도체장치가 온 되면, 드리프트전류는 수직방향을 따라 흐른다. 수직형 반도체장치가 오프되면, 역바이어스 전압의 인가에 의해 만들어지는 디플리션영역들이 수직방향으로 확대된다. 수직형 반도체장치가 높은 브레이크다운 전압을 갖도록 하기 위해서는 상호 대향하는 전극들 사이의 드리프트층의 재질로서 비저항이 높은 물질을 사용하고, 또한 드리프트층의 두께를 증가시키면 된다. 그러나 이 경우 소자의 온저항도 증대된다는 문제가 발생한다. 소자의 온저항이 증대되면 전도손실(conduction loss)이 증가하고 스위칭속도가 저하되는 등 소자의 동작특성에 나쁜 영향을 끼친다. 소자의 온저항은 소자의 브레이크다운 전압의 2.5승에 비례하여 급격하게 증대된다는 것은 잘 알려져 있는 사실이다.

이와 같은 문제를 해결하기 위하여 최근 새로운 정션구조를 갖는 반도체장치가 제안된 바 있다. 이 제안된 반도체장치는, 상호 교대로 배치되는 N 영역(이하 N 필러)과 P 영역(이하 P 필러)으로 이루어진 교대 도전형의 드리프트층을 포함하는 구조를 갖는다. 이 교대 도전형의 드리프트층은, 소자의 온상태에서는 전류통로로서 이용되고, 소자의 오프상태에서는 공핍된다. 이와 같이 교대 도전형의 드리프트층을 갖는 고전압 반도체장치를 "슈퍼정션 반도체장치"라 한다.

도 1은 일반적인 슈퍼정션 반도체장치를 개략적으로 나타내 보인 레이아웃도이다.

도 1을 참조하면, 슈퍼정션 반도체장치(100)는, 에지 P 필러(120)을 경계로 에지 P 필러(120)에 의해 둘러싸이는 액티브영역(110)과, 에지 P 필러(120)를 둘러싸는 터미네이션영역(130)을 포함한다. 본 명세서에서는 에지 P 필러(120)와 터미네이션영역(130)을 구분하여 설명하고 있지만, 경우에 따라서 에지 P 필러(120)는 터미네이션영역(130)에 포함되는 것을 생각할 수도 있다. 에지 P 필러(120)는 둥근 모서리를 갖는 사각 링 형태를 갖는다. 액티브영역(110)에서는, 복수개의 액티브 P 필러들(110P)과 액티브 N 필러들(110N)이 도면의 가로방향을 따라 상호 교대로 배치된다. 이 액티브 P 필러들(110P) 및 액티브 N 필러(110N)들은, 모두 도면의 세로방향으로 길게 늘어선 스트라이프 형태를 갖는다. 터미네이션영역(130)에서는, 도면에 나타내지 않았지만, 에지 P 필러(120)와 동일한 형태를 갖는 복수개의 터미네이션 P 필러들(미도시)과 터미네이션 N 필러들(미도시)이 에지 P 필러(120)를 둘러싸면서 상호 교대로 배치된다.

도2는 도1의 A-A'선을 따라 절단한 개략적인 단면도로서, 미합중국 특허번호 제6,066,878호의 도4를 재도시한 것이다.

도2를 참조하면, 도1의 액티브영역(110) 내에서, 드레인전극(14)이 형성된 N+ 기판(12)상에 N 필러(110N) 및 P 필러(110P)이 교대로 반복되는 드리프트영역(16)이 형성되어 있다. 기판(12)에 반대되는 쪽에 형성된 드리프트영역(16)의 상부에는 P 웰(18)이 일정한 간격을 두고 형성되어 있으며, P 웰(18)내에는 N+ 소오스영역(20)들이 형성되어 있으며, 인접하는 P 웰(18)들 사이에는 N 영역(22)들이 형성된다. 상기 각 N 영역(22) 상에는 절연층(26)을 개재하여 게이트전극(24)이 상기 각 P 웰(18) 내에 형성된 소오스영역(20)들과 측벽의 일부가 중첩되도록 형성된다. 상기 각 게이트전극(24) 사이에는 절연층(26)으로 절연된 소오스전극(28)이 형성된다. 도1은 도2의 드리프트층(16)을 가로 방향으로 절단한 부분의 레이아웃도이다.

한편, 도1 및 도2에서 이와 같은 슈퍼정션 반도체장치(100)를 설계하는데 있어서, 액티브영역(110)에서보다 터미네이션영역(130)에서의 브레이크다운 전압이 더 크도록 하는 것이 일반적이며, 액티브영역(110)과 터미네이션영역(130) 모두 N 전하량과 P 전하량이 균형을 이뤄서 양호한 브레이크다운 특성을 가져야 한다. 여기서 N 전하량과 P 전하량이 균형을 이룬다는 것은 N 전하량과 P 전하량이 실질적으로 동일한 양이라는 의미이다. 그런데 도1에서 세로방향을 따라 스트라이프 형태로 형성된 액티브 P 필러들(110P) 및 액티브 N 필러들(110N)과 접하는 에지 P 필러(120)의 상부, 하부 및 모서리 부분에서는 N 전하량과 P 전하량의 불균형이 다른 부분들에 비하여 심하게 나타나며, 그 결과 브레이크다운 특성이 열악해진다는 문 제가 있다. 이를 도면을 참조하면서 보다 상세히 설명하면 다음과 같다.

도3은 도1의 슈퍼정션 반도체장치의 모서리 부분 및 상부 일부만을 나타내 보인 도면이다.

도3을 참조하면, 액티브영역(110)내의 모서리 부분(도면에서 "C"로 나타낸 빗금친 부분), 상부 및 하부를 제외한 나머지 부분인 양 측부에서는 상호 교대로 배치된 액티브 P 필러(110P) 내의 P 전하량과 액티브 N 필러(110N)내의 N 전하량이 균형을 이루도록 배치된다. 예컨대 도면에서 액티브영역(110) 내의 "S1"으로 표시한 단위셀의 경우, 수직중심축을 기준으로 좌측영역(111-1)과 우측영역(111-2)을 갖는 제1 액티브 P 필러(111), 액티브 N 필러(112) 및 수직중심축을 기준으로 좌측영역(113-1)과 우측영역(113-2)을 갖는 제2 액티브 P 필러(113)가 순차적으로 배치된다. 이때 상기 단위셀(S1) 내에서의 제1 액티브 P 필러(111)의 우측영역(111-2)에서의 P 전하량(Qp1)과 제2 액티브 P 필러(113)의 좌측영역(113-1)에서의 P 전하량(Qp2)의 합(Qp1+Qp2)은, 액티브 P 필러들(111, 113) 사이의 액티브 N 필러(112) 내의 N 전하량(Qn1)과 균형을 이룬다. 이와 같은 전하량 균형은 액티브영역(110) 내의 다른 부분에도 동일하게 적용된다.

터미네이션영역(130)의 경우에도 상호 교대로 배치되는 터미네이션 P 필러 내의 P 전하량과 터미네이션 N 필러 내의 N 전하량이 균형을 이루도록 배치된다. 예컨대 도면에서 "S2"로 표시한 단위셀의 경우, 중심축을 기준으로 내측영역(121)과 외측영역(122)을 갖는 에지 P 필러(120) 밖으로 터미네이션 N 필러(131) 및 터미네이션 P 필러(132)가 순차적으로 배치된다. 터미네이션 P 필러(132)의 경우에도 중심축을 기준으로 내측영역(132-1)과 외측영역(132-2)을 갖는다. 이때 상기 단위셀(S2) 내에서의 에지 P 필러(120)의 외측영역(121)에서의 P 전하량(Qpe)과 터미네이션 P 필러(132)의 내측영역(132-1)에서의 P 전하량(Qpt1)의 합(Qpe+Qpt1)은, 터미네이션 N 필러(131) 내의 N 전하량(Qnt)과 균형을 이룬다. 터미네이션영역(130) 내의 다른 부분에도 이와 같은 전하량 균형은 동일하게 적용된다.

그러나 도면상에서 에지 P 필러(120)와 접하는 액티브영역(110)의 상부, 하부 및 모서리부분에서의 P 전하량과 N 전하량은 심한 불균형을 이루는데, 그 이유는 에지 P 필러(120)의 내측영역(121)내에 포함되는 P 전하량과 균형을 이룰 N 전하량이 존재하지 않기 때문이다. 보다 구체적으로 설명하면, 에지 P 필러(120)의 측면 부분과 나란한 액티브영역(110) 내에서는 에지 P 필러(120)의 내측영역(121)과 액티브 P 필러들 및 액티브 N 필러들에 의해 P 전하량과 N 전하량이 균형을 이룬다. 그리고 터미네이션영역(130) 내에서는 전 구간에 걸쳐서 에지 P 필러(120)의 외측영역(122)과 터미네이션 P 필러들 및 터미네이션 N 필러들에 의해 P 전하량과 N 전하량이 균형을 이룬다. 그러나 에지 P 필러(120)와 스트라이프 형상의 액티브 P 필러 및 액티브 N 필러가 평행하게 인접하는 측면 부분을 제외한 모서리 부분, 상부 및 하부에서의 에지 P 필러(120)의 내측영역(121)은 전하량 균형에 기여하지 못하고 잉여의 P 전하량을 유발시키기 때문이다. 이 잉여의 P 전하량의 인하여 이 부분들에서의 P 전하량과 N 전하량의 균형이 깨지고, 그 결과 브레이크다운 전압이 감소하여 소자의 동작 특성이 열악해진다는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 액티브영역의 전체에서 P 전하량과 N 전하량이 균형이 되도록 함으로써 브레이크다운 특성이 열화되지 않도록 구성된 고전압 반도체소자를 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 형태에 따른 고전압 반도체소자는, N 도전형으로 된 N 필러들과 P 도전형으로 된 P 필러들이 수평 방향으로 서로 둘러싸며 중심부로부터 외측 방향으로 복수개가 반복적으로 형성된 액티브영역을 포함한다.

상기 액티브영역의 중심부는 상기 N 필러 또는 P 필러로 형성될 수 있으며, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 닫힌(Closed) 형태인 것이 바람직하다.

한편, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 중심부를 제외하고 원통형이거나, 다각통형 예를 들어, 사각통형 또는 팔각통형으로 형성되거나, 또는 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 기본적으로 사각통형이며 상기 사각통형의 모서리 부분에서는 부분적으로 원통형의 일부가 결합된 형태일 수 있다.

또한, 상기 액티브영역 내의 상기 N 필러들 내에 포함된 N 전하량 및 상기 P 필러들 내에 포함된 P 전하량은 전체적으로 균형을 유지하는 것이 바람직하다. 전하량은 도핑된 불순물이온의 농도와 부피(깊이가 균일한 경우 단면적)에 비례하기 때문에 농도와 단면적으로 변경하면서 다양하게 실현할 수 있다.

구체적으로, 상기 액티브영역의 중심부가 N 필러인 경우 이 N 필러를 제외하고, 상기 각 N 필러의 단면적(An)과, 상기 각 N 필러의 외측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러와 상기 각 N 필러의 내측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 P 필러의 단면적의 합(Ap)과의 단면적비(Ap/An)가 일정할 수 있으며, 상기 액티브영역의 중심부에 위치하는 상기 N 필러의 단면적(Anc)과, 상기 N 필러에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러의 단면적(Apc)간의 단면적비(Apc/Anc)도 상기 단면적비(Ap/Ac)와 동일할 수 있다.

또한 상기 액티브영역의 중심부가 P 필러인 경우 이를 제외하고, 상기 각 P 필러의 단면적(Ap)과, 상기 각 P 필러의 외측에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 N 필러와 상기 각 P 필러의 내측에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 N 필러의 단면적의 합(An)과의 단면적비(An/Ap)가 일정할 수 있으며, 상기 액티브영역의 중심부에 위치하는 상기 P 필러의 단면적(Apc)과, 상기 P 필러에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 N 필러의 단면적(Anc)간의 단면적비(Anc/Apc)가 상기 단면적비(An/Ap)와 동일할 수 있다.

상기 각 N 필러내의 N 도전형의 농도와 상기 각 P 필러내의 P 도전형의 농도가 동일하면 상기 단면적비는 1이 되게 할 수 있으며, 상기 각 N 필러내의 N 도전 형의 농도와 상기 각 P 필러내의 P 도전형의 농도가 다르면 상기 단면적비는 상기 N 필러내의 농도에 대한 상기 P 필러내의 농도 비의 역수에 비례하게 할 수 있다.

한편, 상기 액티브영역을 둘러싸며 상기 액티브영역에서와 같은 방식으로 상기 N 필러와 상기 P 필러가 반복적으로 형성된 터미네이션 영역을 더 포함할 수 있으며, 상기 터미네이션 영역에서 상기 각 N 필러의 단면적(Ant)과, 상기 각 N 필러의 외측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러와 상기 각 N 필러의 내측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 P 필러의 단면적의 합(Apt)과의 단면적비(Apt/Ant)가 상기 액티브영역내에서의 단면적비(Ap/An)와 동일하거나 약간 다르게 할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 제2 형태에 따른 고전압 반도체소자는, 반도체 기판; 상기 반도체기판상에서 N 도전형으로 된 N 필러들과 P 도전형으로 된 P 필러들이 수평 방향으로 서로 둘러싸며 중심부로부터 외측 방향으로 복수개가 반복적으로 형성된 액티브영역; 상기 액티브영역의 상부 표면 아래에 형성된 제1 불순물영역; 상기 제1 불순물영역에 연결된 제1 전극; 상기 액티브영역 위로 절연막을 개재하여 형성된 제2 전극; 및 상기 반도체기판에 연결된 제3 전극을 포함한다.

바람직하게는 상기 고전압 반도체소자는 MOSFET(MOS Field Effect Transistor) 또는 IGBT(Insulated Gate Bipolar Transistor) 일 수 있다.

상기 제1 불순물영역은 상기 액티브영역의 N 필러들 및 P 필러들의 배치에 대응하여 일정한 간격을 두고 반복적으로 형성될 수 있으며, 게이트전극이 되는 상기 제2 전극은 상기 액티브영역의 N 필러들의 배치에 대응하여 일정한 간격을 두고 반복적으로 형성될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

< 제1 실시예 >

도4는 본 발명의 제1 실시예에 따른 고전압 반도체소자(이하 '슈퍼정션 반도체소자'라고도 함)의 액티브영역과 터미네이션영역의 일부를 나타내는 개략적인 레이아웃도이며, 도5는 도4의 "A" 부분을 확대한 확대도이다. 본 실시예에서의 액티브영역은 도우넛 형상의 N 필러 및 P 필러가 반복적으로 형성된 예를 나타낸다. 본 명세서에서 필러(pillar)라고 지칭하는 것은 각 액티브영역의 중심부에 있는 중앙이 채워진 원통형의 기둥 뿐만 아니라 그 주변의 중앙이 비워진 원통형 또는 다각통형 들을 모두 지칭하는 것으로 사용된다.

도4 및 도5를 참조하면, N 도전형으로 된 N 필러들(N1, N2,...N5...)와 P 도전형으로 된 P 필러들(P1, P2,...P5...)이 수평방향으로 동심원상(concentric), 즉 중심부로부터 외측 방향으로 서로를 둘러싸는 형태로 복수개가 반복적으로 형성된 액티브영역 및 터미네이션영역을 나타낸다. 도4 및 도5는 각 N 필러들 및 P 필러들의 절단된 단면을 나타내지만, 절단한 부위가 도2의 B-B'선에 상당하는 액티브영역과 이를 둘러싼 터미네이션영역이기 때문에 각 필러들은 실질적으로 일정한 높이를 갖는 원통형 기둥들이 서로를 둘러싸는 형태를 갖는다.

도5에서 구분하여 도시한 것처럼, 중심부(도5에서 N1영역으로 도시하였지만, 반대 도전형의 소자에 있어서는 중심부가 P1영역으로 구성될 수 있다)로부터 반경방향으로 특정 위치에 이르기까지는 액티브영역(Active Region; AR)이 되며, 상기 특정 위치로부터 외측 방향으로 설정된 위치까지는 상기 액티브영역(AR)을 둘러싸는 터미네이션영역(Termination Region; TR)이 된다. 따라서 액티브영역(AR) 및 터미네이션영역(TR) 모두에서 N 필러들과 P 필러들이 동일한 형태로 교번적으로 형성된다.

구체적으로 살펴보면, 액티브영역은 중심부에 N 도전형의 제1 N 필러(N1)가 형성되고, 제1 N필러(N1)의 외측을 둘레방향을 따라 둘러싸는 P 도전형의 제1 P필러(P1)가 형성되며, 제1 P필러(P1)의 외측에는 N 도전형의 제2 N필러(N2)가 둘러싸도록 형성된다. 동일한 방식으로 제2 N필러(N2)는 제2 P필러(P2)에 의해 둘러싸여지며, 제2 P필러(P2)는 제3 N필러(N3)에 의해 둘러싸인다. 이와 같은 방식으로 N 필러들과 P 필러들이 N1/P1/N2/P2/N3/P3/N4/P4/N5/P5/N6/P6...의 형태로 중심부를 공유하면서 동심원상으로 교번적으로 반복하여 형성된다.

한편, 전술한 액티브영역(AR) 및 터미네이션영역(TR)을 예를 들어 설명하면, 제5 P 필러(P5)를 도3의 에지 P 필러(120)에 대응하는 위치로 설정하면, 제1 N 필러(N1)로부터 반경방향을 따라 제5 N 필러(N5)에 이르기까지는 액티브영역(AR)이 되며, 에지 P 필러인 제5 P필러(P5)의 외측에 형성되는 제6 N 필러(미도시)로부터 또는 에지 P 필러를 포함하여 터미네이션영역(TR)이 된다.

계속하여, 본 실시예에서 P 필러들과 N 필러들간의 전하량의 균형 관계를 구체적으로 살펴본다.

일반적으로 특정의 체적내에 포함되는 전하량(Q)은 불순물이온의 농도(C)와 체적(V)에 비례한다. 즉, Q = C x V 이 된다.

본 실시예에서 구체적으로 적용해보면, 각 N 필러들 및 각 P 필러들 내에 포함된 전하량은 각 필러들내에 포함된 불순물이온의 농도와 각 필러들의 체적에 비례하며, 본 실시예에서 각 N 필러들 및 P 필러들의 높이가 동일하고 각 필러들에서 불순물이온의 농도가 각각 균일하다고 전제할 수 있기 때문에 각 필러들의 체적은 도4에서 보여지듯이 각 필러들을 수평으로 절단한 단면의 깊이가 동일하면 단면적(A)에 비례한다. 즉, Q = k C x A 이 된다. 따라서 전하량은 농도가 일정하면 단면적에 비례하며, 단면적이 일정하면 농도에 비례한다. 또한 농도가 다르면 그에 상응하여 단면적을 조절하여 전하량을 일정하게 할 수 유지할 수 있다. 물론, 수평적 위치에 따라 또는 수직적 위치에 따라 각 필러내의 불순물이온의 농도가 균일하지 않을 경우에도 그에 상응하여 각 필러의 체적 또는 단면적을 적절히 조절하여 적용할 수 있을 것이다.

따라서, 도5에서 인접한 특정의 N 필러와 P 필러간, 예를 들어 제4 P 필러(P4), 제5 N 필러(N5) 및 제5 P 필러(P5)간의 전하량의 균형관계를 구체적으로 살펴본다. 본 실시예에서는 각 필러들내의 불순물이온의 농도가 액티브영역의 전체에서 각기 일정한 것으로 전제하여 단면적비로 전하량의 균형관계를 설명하지만, 본 발명에서는 이에 한정하지 않고 각 필러들내의 불순물이온의 농도가 각 필러마다 다른 경우도 모두 본 발명을 적용할 수 있을 것이다.

도5에서 제4 P 필러(P4)를 원의 둘레방향을 따라 그 중앙인 중심축을 따라 제4 내측 P 필러(P41) 및 제4 외측 P 필러(P42)으로 구분할 수 있으며, 동일한 방식으로 제5 P 필러(P5)를 원의 둘레방향을 따라 그 중앙인 중심축을 따라 제5 내측 P 필러(P51) 및 제4 외측 P 필러(P52)으로 구분할 수 있다. 제4 및 제5 P 필러(P5)의 반경방향의 폭을 "Wp"라 하고, 제5 N 필러(N5)의 폭을 "Wn"이라 하고, 드리프트영역의 중앙에 있는 제1 N 필러(N1)의 원심으로부터 제4 P 필러(P4)의 중심축에 이르는 반경을 "r1"이라 하고, 제4 P 필러(P4)의 중심축으로부터 제5 P 필러(P5)의 중심축까지의 거리를 "Cp(=Wp + Wn)"라고 하며, 제1 N 필러(N1)의 원심으로부터 제1 P 필러(P1)의 중심축에 이르는 반경을 "r3"이라 한다. 제1 N 필러(N1)의 원심으로부터 제5 P 필러(P5)의 중심축에 이르는 반경을 "r2"라 하면, r2 = r1 + Cp가 된다. "θ"는 중심각을 나타내며, 이 값은 4사분면을 나타내는 도 5에서는 π/2이다.

중심각이 θ인 경우에 대하여, 도 5에서 제5 N 필러(N5)의 단면적(An)을 계산해보면,

제4 외측 P 필러(P42)의 단면적과 제5 내측 P 필러(P51)의 단면적의 합(Ap)을 계산해보면,

제5 N 필러(N5)의 단면적(An)과 제4 외측 P 필러(P42)의 단면적과 제5 내측 P 필러(P51)의 단면적의 합(Ap)간의 단면적비를 알아보면,

따라서 수학식 3에서 알 수 있는 바와 같이, 인접하는 P 필러와 N 필러의 단면적비는 모든 필러들에 대하여 Wp/Wn의 일정한 값을 가지며, 이때 P 필러 농도와 N 필러 농도가 동일하면 상기 단면적비는 1이 되고, 이러한 조건을 만족시키기 위해서는 N 필러의 폭(Wn)과 P 필러의 폭(Wp)이 동일해야 한다.

상기와 같은 조건은 제1 N 필러(N1)과 제1 내측 P 필러(P11)의 전하량 만을 제외하고, 액티브영역(AR) 및 터미네이션영역(TR)에서 인접하는 P 필러와 N 필러 사이의 전하량이 균형을 이루도록 만들어 줄 수 있음을 보여준다. 따라서 전체적으로 보면 액티브영역의 중심부분을 제외하고 액티브영역 전체에 걸쳐 전하량비, 즉 단면적비 또는 각 필러간의 반경방향의 폭비가 일정한 관계를 갖도록 유지된다.

다음으로, 액티브영역의 중심부에 해당하는 제1 N 필러(N1)와 제1 내측 P 필러(P11)의 면적비의 관계, 좀더 구체적으로 제1 N 필러의 폭을 결정하는 계산 방법에 대하여 구체적으로 살펴본다. 도5에서 제1 P 필러(P1)를 반경방향의 폭의 중간, 즉 원통형의 둘레방향을 따라 그 중앙인 중심축을 따라 제1 내측 P 필러(P11) 및 제1 외측 P 필러(P12)으로 구분할 수 있다.

중심각이 제1 N 필러(N1)의 단면적(Anc)을 계산해보면,

제1 내측 P 필러(P11)의 단면적(Apc)을 계산해보면,

제1 N 필러(N1)의 단면적(Anc)과 제1 내측 P 필러(P12)의 단면적(Apc)의 비는 다른 액티브영역과 동일한 전하 균형 상태를 위하여 수학식 3과 같이 Wp/Wn의 값을 가져야 하고, 이는 아래의 수학식 6으로 표현된다. 또한 이 식을 풀면 수학식 7과 같은 결과를 얻는다.

다시 말해서 중심부인 N 필러의 폭이 위 수학식 7과 같이 결정되면 전체 액티브영역(AR)에서 일정한 단면적비 Wp/Wn의 값을 갖는다. 예를 들어, Wp= 3 ㎛, Wn= 6 ㎛ 이면, r3 = 8.2 ㎛, r4는 6.7 ㎛ 가 된다.

종합하면, 터미네이션영역도 동일한 필러 폭으로 설계해주면 액티브영역(AR) 및 터미네이션영역(TR)을 포함하는 전체 영역에서 인접하는 P 필러들과 N 필러들간의 전하량이 균형을 이루어지기 때문에 소자의 블랙다운 전압이 감소되지 않아서 우수한 블랙다운 특성을 갖는 소자를 구현할 수 있다.

도6은 제1 실시예에 따른 액티브영역을 포함하는 고전압 반도체소자의 일 례로서, 고전압 MOSFET를 개략적으로 나타낸 수직 단면도이며, 도7은 도4에 대응하여 게이트전극의 배치관계를 나타내는 평면도이다.

도6을 참조하면, N+ 도전형으로 된 반도체기판(112)상에 액티브영역(116)이 일정한 높이 만큼 형성되며, 액티브영역(116)의 상부 표면 근방에는 P 도전형으로 된 P형 웰(118)이 P 필러(P1,..) 부분에 형성된다. P형 웰(118) 내에는 일정한 거 리를 유지하면서 N+ 도전형으로 된 소오스영역(120)이 형성되며, N 필러(N1, N2,..) 상에는 게이트절연층(126)을 개재하여 게이트전극(124)이 형성되며, 인접한 게이트전극(124)들 사이를 포함하여 기판 전체에는 소오스전극(128)이 형성되어 있다. 반도체기판(112)의 하면에는 드레인전극(114)이 형성되어 수직형 MOSFET의 구조가 형성된다.

도7을 참조하면, 게이트전극(124)이 액티브영역내에서 각 N 필러들에 대응하여 배치되며, 일체형으로 외부단자에 연결되도록 구성된다.

본 실시예에서는 비록 수직형 MOSFET의 구조에 대하여 설명하였지만, 본 발명은 이에 한정되지 않으며 다양한 고전압 반도체소자에 응용될 수 있다. 특히 소오스전극, 소오스영역 및 드레인전극과 대응하여 베이스영역, 에미터영역, 소오스전극, 컬렉터전극 등으로 구성된 일반적인 IGBT(Insulated Gate Bipolar Transistor)에도 적용될 수 있다.

< 제2 실시예 >

도8은 본 발명의 제2 실시예에 따른 슈퍼정션 반도체소자의 액티브영역 및 터미네이션영역을 나타내는 개략적인 레이아웃도이며, 도9는 도8의 "B" 부분을 확대한 확대도이며, 도10은 도9의 단위셀인 "C"부분을 계산의 편의를 위해 구획하여 도시한 도면이다. 본 실시예에서의 액티브영역은 사각통형 형상의 N 필러 및 P 필러가 반복적으로 형성된 예를 나타내며, 제1 실시예에서와 동일한 것은 그 상세한 설명을 생략한다.

도8을 참조하면, N 도전형으로 된 N 필러들(N1, N2,...N5...)와 P 도전형으로 된 P 필러들(P1, P2,...P5...)이 동심원상, 즉 반경방향으로 서로를 둘러싸는 형태로 복수개가 반복적으로 형성된 액티브영역 및 터미네이션영역을 나타낸다. 도6에는 각 N 필러들 및 P 필러들의 절단된 단면을 나타내지만, 절단한 부위가 도2의 B-B'선에 상당하는 부분이기 때문에 각 필러들은 실질적으로 일정한 높이를 갖는 사각통 기둥들이 서로를 둘러싸는 형태를 갖는다.

한편, 도9에서 구분하여 도시한 것처럼, 중심부로부터 반경방향으로 특정 위치, 예를 들어 제5 N 필러(N5)에 이르기까지는 액티브영역(AR)과, 상기 액티브영역(AR)을 둘러싸는 터미네이션영역(TR)으로 구분된다. 따라서 액티브영역(AR) 및 터미네이션영역(TR) 모두에서 N 필러들과 P 필러들이 동일한 형태로 교번적으로 형성된다.

계속하여, 본 실시예에서 P 필러들과 N 필러들간의 전하량의 균형 관계를 도9 및 도10을 참조하여 구체적으로 살펴본다.

제1 실시예에서 설명한 바와 같이, 필러들의 깊이가 동일할 때 전하량(Q)은 농도(C)가 일정하면 단면적(A)에 비례하며, 단면적이 일정하면 농도에 비례한다. 또한 농도가 다르면 그에 상응하여 단면적을 조절하여 전하량을 일정하게 할 수 유지할 수 있다. 본 실시예에서는 제1 실시예에서와 같이 농도가 각 필러들에 있어서 일정한 경우에 대한 것이다.

따라서, 도9에서 인접한 특정의 N 필러와 P 필러간, 예를 들어 제4 P 필러(P4), 제5 N 필러(N5) 및 제5 P 필러(P5)간의 전하량의 균형관계를 구체적으로 살 펴본다. 도9에서 점선으로 표시한 각 사각통형 필러들의 모서리부분을 제외한 스트라이프 형태의 서로 인접한 N 필러와 P 필러간에는 일정한 면적비가 유지된다는 것을 쉽게 알 수 있다. 즉, 제4 P 필러(P4)를 사각형의 둘레방향을 따라 그 중앙인 중심축을 따라 제4 내측 P 필러(P41) 및 제4 외측 P 필러(P42)으로 구분할 수 있으며, 동일한 방식으로 제5 P 필러(P5)를 사각형의 둘레방향을 따라 그 중앙인 중심축을 따라 제5 내측 P 필러(P51) 및 제5 외측 P 필러(P52)으로 구분할 수 있다. 제4 및 제5 P 필러(P5)의 폭을 "Wp"라 하고, 제5 N 필러(N5)의 폭을 "Wn"이라 하면, 모서리부분의 "C" 영역을 제외하고는 직사각형 형태이므로 면적비 'Ap/An'은 단순히 폭의 비 'Wp/Wn'가 된다.

이어서, 사각형의 각 모서리에서의 P 필러와 N 필러간의 전하량의 균형 관계와 사각형의 중심 부분인 제1 N 필러(N1)과 제2 내측 P 필러(P11)간의 전하량 균형 관계를 각기 살펴본다.

먼저, 도10를 참조하여, 사각형의 모서리의 한 부분인 단위셀 "C" 내에서 제5 N 필러(N5)의 단면적(An)을 계산해보면,

단위셀 "C" 내에서 제4 외측 P 필러(P42)의 단면적과 제5 내측 P 필러(P51)의 단면적의 합(Ap)을 계산해보면,

따라서 수학식 10에서 알 수 있는 바와 같이, 인접하는 사각형 모서리의 각 단위셀 C에서 P 필러와 N 필러의 면적비는 모든 필러들에 대하여 Wp/Wn으로써, 스트라이프 영역의 면적비와 동일함을 알 수 있다. 즉 단위셀 'C'의 전하 균형 상황은 스트라이프 영역의 전하 균형 상황과 동일하다. 이때 P 필러의 농도와 N 필러의 농도가 동일하면 상기 단면적비는 1이 되고, 이러한 조건을 만족시키기 위해서는 N 필러의 폭(Wn)과 P 필러의 폭(Wp)이 동일해야 한다.

다음으로, 사각형의 중심 부분인 제1 N 필러(N1)과 제1 내측 P 필러(P11)의 면적비의 관계를 구체적으로 살펴본다.

사각형 제1 N 필러(N1)의 한변의 길이가 'L'이라고 할 때, 제1 N 필러(N1)의 단면적(Anc)을 계산해보면,

제1 내측 P 필러(P11)의 단면적(Apc)을 계산해보면,

제1 N 필러(N1)의 단면적(Anc)과 제1 내측 P 필러(P12)의 단면적(Apc)의 비는 다른 액티브영역과 동일한 전하 균형 상태를 위하여 수학식 10과 같이 Wp/Wn의 값을 가져야 하고, 이는 아래의 수학식 13으로 표현된다. 또한 이 식을 풀면 수학식 14와 같은 결과를 얻는다.

수학식 11과 수학식 12으로부터, 상기 L값을 구하면,

다시 말해서 중심부의 N 필러의 한변의 길이 L이 위 수학식 14와 같이 결정되면 전체 액티브영역에서 일정한 면적비, 즉 Wp/Wn의 값을 갖 f다. 예를 들어, Wp= 3 ㎛, Wn= 6 ㎛이면, L은 6.7 ㎛ 가 된다.

종합하면, 터미네이션 영역도 동일한 필러 폭으로 설계해주면 도8의 사각형의 액티브영역(AR) 및 터미네이션영역(TR)을 포함하는 전체 영역에서 인접하는 P 필러들과 N 필러들간의 전하량이 균형을 이루어지기 때문에 소자의 블랙다운 전압이 감소되지 않아서 우수한 블랙다운 특성을 갖는 소자를 구현할 수 있다. 특히, 사각형으로 액티브영역 및 터미네이션영역을 형성하는 것은 반도체 웨이퍼에서 각 칩이 사각형 다이로 절단되기 때문에 본 실시예에서와 같은 사각형태는 칩면적의 공간을 최대로 활용할 수 있다는 점에서 바람직하다. 한편, 본 실시예에 대응하여 MOSFET의 소오스영역은 사각형 형상이 반복되는 형태로 구성될 수 있으며, 게이트전극은 N 필러들에 대응하여 역시 사각형상으로 배치될 수 있을 것이다.

< 제3 실시예 >

도11은 본 발명의 제3 실시예에 따른 슈퍼정션 반도체소자의 액티브영역 및 터미네이션영역을 나타내는 개략적인 레이아웃도이며, 도12는 도11의 4사분면인 "D" 부분을 확대한 확대도이며, 도13은 도12에 대응하는 다른 실시예로서 4사분면을 확대한 도면이며, 도14는 도12 및 도13의 단위셀인 "E"부분을 계산의 편의를 위해 구획하여 도시한 도면이다. 본 실시예에서의 액티브영역은 사각통형 형상의 N 필러 및 P 필러가 반복적으로 형성된 제2 실시예와 유사하며, 단지 사각통형의 모서리 부분을 직선형으로 절단한 쐐기 모양으로 형성한 예(도12)와, 동일한 중심을 갖는 라운드형으로 절단한 쐐기 모양으로 형성된 예(도13)를 나타낸다. 도12의 예는 일종의 다각통형의 예를 나타내며, 절단하는 사각형 모서리부분의 크기에 따라 전체적으로 정팔각형의 액티브영역을 형성할 수도 있다. 본 실시예에서는 제1,2 실시예에서와 동일한 것은 그 상세한 설명을 생략한다.

도11을 참조하면, N 도전형으로 된 N 필러들(N1, N2,...N5...)와 P 도전형으로 된 P 필러들(P1, P2,...P5...)이 동심원상, 즉 반경방향으로 서로를 둘러싸는 형태로 복수개가 반복적으로 형성된 액티브영역을 나타낸다. 도11에는 각 N 필러들 및 P 필러들의 절단된 단면을 나타내지만, 절단한 부위가 도2의 B-B'선에 상당하는 부분이기 때문에 각 필러들은 실질적으로 일정한 높이를 갖는 다각통형 모양의 기둥들인 N 필러들 및 P 필러들이 서로를 교번적으로 둘러싸는 형태를 갖는다.

계속하여, 본 실시예에서 P 필러들과 N 필러들간의 전하량의 균형 관계를 도12 내지 도14를 참조하여 구체적으로 살펴본다.

먼저, 도12 및 도13에서 인접한 특정의 N 필러와 P 필러간, 예를 들어 대표적으로 제4 P 필러(P4), 제5 N 필러(N5) 및 제5 P 필러(P5)간의 전하량의 균형관계를 구체적으로 살펴본다. 도12 및 도13에서 각 사각형 필러들의 모서리 부분을 제 외한 스트라이프 형태의 서로 인접한 N 필러와 P 필러간에는 일정한 면적비가 유지된다는 것을 쉽게 알 수 있다. 즉, 제4 P 필러(P4)를 사각형의 둘레방향을 따라 그 중앙인 중심축을 따라 제4 내측 P 필러(P41) 및 제4 외측 P 필러(P42)으로 구분할 수 있으며, 동일한 방식으로 제5 P 필러(P5)를 사각형의 둘레방향을 따라 그 중앙인 중심축을 따라 제5 내측 P 필러(P51) 및 제4 외측 P 필러(P52)으로 구분할 수 있다. 제4 및 제5 P 필러(P5)의 폭을 "Wp"라 하고, 제5 N 필러(N5)의 폭을 "Wn"이라 하면 모서리 부분 및 "E" 영역을 제외하고는 직사각형 형태이므로 면적비 Ap/An은 단순히 폭의 비 Wp/Wn가 된다. 한편 직선형으로 절단된 모서리 부분도 스트라이프 형태이므로 면적비는 Lp/Ln이며, 이는 Wp/Wn과 동일함을 쉽게 알 수 있다. (Lp = Wp sec(45-0.5θ, Ln = Wn sec(45-0.5θ임).

이어서, "E" 영역에서의 P 필러와 N 필러간의 전하량의 균형 관계와 중심 부분인 제1 N 필러(N1)과 제2 내측 P 필러(P11)간의 전하량 균형 관계, 구체적으로 단면적비의 관계를 각기 살펴본다.

먼저, 도14를 참조하여, 단위셀 "E"영역 내에서 제5 N 필러(N5)의 단면적(An)을 계산해보면,

상기 단위셀 "E" 내에서 제4 외측 P 필러(P42)의 단면적과 제5 내측 P 필러(P51)의 단면적의 합(Ap)을 계산해보면,

상기 수학식 15 및 16에서 L1 = (Wp + Wn)tan(45-0.5θ), L2 = (0.5 Wp + Wn)tan(45-0.5θ, L3 = 0.5Wp tan(45-0.5θ)이며, θ는 도10 및 도11에서 사각형의 모서리 부분의 쐐기모양의 중심각이다. 제5 N 필러(N5)의 단면적(An)과 제4 외측 P 필러(P42)의 단면적과 제5 내측 P 필러(P51)의 단면적의 합(Ap)을 비교해보면,

따라서 수학식 17에서 알 수 있는 바와 같이, 인접하는 P 필러와 N 필러의 단면적비는 모든 필러들에 대하여 Wp/Wn으로서 스트라이프 영역의 면적비와 동일함을 알 수 있다. 즉 단위셀 'C'의 전하 균형 상황은 스트라이프 영역의 전하 균형 상황과 동일하다. 이때 P 필러의 농도와 N 필러의 농도가 동일하면 상기 단면적비는 1이 되며, 이러한 조건을 만족시키기 위해서는 제5 N 필러(N5)의 폭(Wn)과 제5 P 필러(P5)의 폭(Wp)이 동일해야 한다.

다음으로, 중심 부분인 제1 N 필러(N1)과 제1 내측 P 필러(P11)의 전하량의 균형 관계가 전술한 바와 같이 동일한 균형 상태를 유지하기 위한 방법을 구체적으 로 살펴본다.

제1 N 필러(N1)의 한변의 길이가 'L'이라고 할 때, 제1 N 필러(N1)의 단면적(Anc)을 계산해보면,

제1 내측 P 필러(P11)의 단면적(Apc)을 계산해보면,

제1 N 필러(N1)의 단면적(Anc)과 제1 내측 P 필러(P12)의 단면적(Apc)의 비가 아래의 수학식 20과 같은 Wp/Wn의 값을 가져야 하며, 그 결과 L은 수학식 21로 나타난다.

수학식 18과 수학식 19로부터, 상기 L값을 구하면,

다시 말해서 중심부 N 필러의 한변의 길이 L이 위 수학식 21과 같이 결정되면 전체 액티브영역에서 일정한 면적비, 즉 Wp/Wn의 값을 갖는다. 예를 들어, Wp= 3 ㎛, Wn= 6 ㎛이면, L은 6.7 ㎛ 가 된다.

다음으로 도13을 참조하여 사각형 모서리의 라운드형 쐐기 모양에서의 P 필러와 N 필러간의 전하량의 균형 관계를 살펴본다. 이 부분을 연장하면 제1 실시예에서와 같은 원통형의 액티브영역이 되므로, 제1 실시예에서와 유사하게 계산할 수 있다. 이 라운드 부분에서 Ln은 제5 N필러의 폭이며, Lp는 제4 및 제5 P 필러의 폭을 나타내며, θ는 라운드 부분의 중심각을 각기 나타낸다. 여기서 Lp = Wp sec(45-0.5θ), Ln = Wn sec(45-0.5θ) 이다.

먼저, 제5 N 필러(N5)의 단면적(An)을 계산해보면,

제5 N 필러(N5)의 단면적(An)과 제4 외측 P 필러(P42)의 단면적과 제5 내측 P 필러(P51)의 단면적의 합(Ap)을 비교해보면,

따라서 수학식 24에서 알 수 있는 바와 같이, 이 부분에서 인접하는 P 필러와 N 필러의 면적비는 모든 필러들에 대하여 Wp/Wn의 일정한 값을 가진다.

다음으로, 라운드 모양의 중앙 부분의 제1 N 필러(N1)의 곡률반경을 "Lc"(여기서 Lc = L sec(45-0.5θ)이다)라고 하면, 단면적(Anc)은,

라운드 모양의 중앙 부분의 제1 내측 P 필러(P11)의 단면적(Apc)을 계산해보면,

제1 N 필러(N1)의 단면적(Anc)과 제1 내측 P 필러(P12)의 단면적(Apc)의 비가 중심을 제외한 나머지 부분과 동일한 균형 관계를 유지하기 위해서는 아래의 수학식 27이 성립되어야 하며, 그 결과 수학식 28을 얻을 수 있다.

상기 수학식 25, 26 및 27로부터 L을 구하면,

따라서 L값이 수학식 28과 같이 결정되면 전체 액티브영역에서 전하량의 균형이 이루어질 수 있다. 본 실시예에서 예를 들어, Wp= 3 ㎛, Wn= 6 ㎛ 이면, L은 6.7 ㎛ 가 된다.

도12에서와 같이 사각형의 모서리 부분에 직선형 쐐기 모양의 경우에는, 전술한 제3 실시예에서 "E"영역에 대한 방식을 응용하여 적용하면 동일한 수학식 27과 동일한 관계식이 도출될 수 있다.

이상의 각 실시예들을 종합하면, 각종 다양한 형태의 액티브영역(AR) 및 터미네이션영역(TR)을 포함하는 전체 영역에서 인접하는 P 필러들과 N 필러들간의 전하량이 균형을 이루어지기 때문에 소자의 블랙다운 전압이 감소되지 않아서 우수한 블랙다운 특성을 갖는 소자를 구현할 수 있다.

한편, 본 발명의 실시예들에 대한 설명에서는 슈퍼정션 반도체소자의 전체에 관하여 상세히 설명하지 않았지만, 도2에 대응하여 간단히 설명하면, 본 실시예들의 각 액티브영역 및 터미네이션영역은 특정한 도전형의 반도체기판상에 통상의 기술, 예를 들어 멀티-에피택시(multi-epitaxi)법 또는 트랜치법을 사용하여 형성될 수 있다. 반도체기판의 하부에는 드레인전극이 형성되며, 본 발명의 각종 다양한 형태의 액티브 및 터미네이션 영역 상에는 적절한 이온주입공정을 통하여 일정한 간격으로 유지되는 복수개의 소오스영역들, 소오스영역들을 내포하는 다양한 웰영역들이 형성될 수 있으며, 액티브영역상에는 게이트절연층을 게재하여 일정한 간격으로 게이트전극이 형성될 수 있으며, 게이트전극 패턴이 형성된 후 기판의 전면에 절연층을 증착한 후 상기 소오스영역들의 일부를 노출시키는 패턴을 형성한 후 도전물질을 증착하여 소오스전극을 형성하여 본 발명에 따른 고전압 MOSFET를 제작할 수 있다. 유사한 기술을 사용하여 전술한 바와 같이 IGBT를 제작할 수 있음은 물론이다.

한편, 본 실시예에서의 액티브영역 및 터미네이션영역이 P 필러들과 N 필러들이 서로를 반복적으로 둘러싸는 폐회로와 같은 형태로 제작되기 때문에 소오스영역은 그에 상응하여 액티브영역의 상부에 폐회로와 같은 형상으로 형성되며, 게이 트전극도 동일한 폐회로 형상으로 제작할 수 있다.

본 발명에 의하면, 종래의 사각형 링 형태의 에지 P 필러와 액티브영역내에서 스트라이프 형태의 N 필러들 및 P 필러들의 형태에서 모서리 부분에서의 전하량의 불균형이라는 문제점이 발생되지 않으며, 액티브영역 및 터미네이션영역 전체에 걸쳐 P 전하량과 N 전하량이 균형을 이루기 때문에 전체적으로 브레이크다운 특성이 양호한 신뢰성 있는 소자를 만들수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims

N 도전형으로 된 N 필러들과 P 도전형으로 된 P 필러들이 수평 방향으로 서로 둘러싸며 중심부로부터 외측 방향으로 복수개가 반복적으로 형성된 액티브영역을 포함하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역의 중심부는 상기 N 필러로 형성된 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역의 중심부는 상기 P 필러로 형성된 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 닫힌(Closed) 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 중심부를 제외하고 원통형인 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 중심부를 제외하고 다각통형인 것을 특징으로 하는 고전압 반도체소자.
제6항에 있어서, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 사각통형 또는 팔각통형인 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역의 상기 N 필러들과 상기 P 필러들은 기본적으로 사각통형이며, 상기 사각통형의 모서리 부분에서는 부분적으로 원통형의 일부가 결합된 형태인 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역 내의 상기 N 필러들 내에 포함된 N 전하량 및 상기 P 필러들 내에 포함된 P 전하량은 전체적으로 균형을 유지하는 것을 특징으로 하는 고전압 반도체소자.
제2항에 있어서, 상기 액티브영역의 중심부를 제외하고, 상기 각 N 필러의 단면적(An)과, 상기 각 N 필러의 외측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러와 상기 각 N 필러의 내측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 P 필러의 단면적의 합(Ap)과의 단면적비(Ap/An)가 일정한 것을 특징으로 하는 고전압 반도체소자.
제10항에 있어서, 상기 액티브영역의 중심부에 위치하는 상기 N 필러의 단면 적(Anc)과, 상기 N 필러에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러의 단면적(Apc)간의 단면적비(Apc/Anc)가 상기 단면적비(Ap/An)와 동일한 것을 특징으로 하는 고전압 반도체소자.
제3항에 있어서, 상기 액티브영역의 중심부를 제외하고, 상기 각 P 필러의 단면적(Ap)과, 상기 각 P 필러의 외측에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 N 필러와 상기 각 P 필러의 내측에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 N 필러의 단면적의 합(An)과의 단면적비(An/Ap)가 일정한 것을 특징으로 하는 고전압 반도체소자.
제12항에 있어서, 상기 액티브영역의 중심부에 위치하는 상기 P 필러의 단면적(Apc)과, 상기 P 필러에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 N 필러의 단면적(Anc)간의 단면적비(Anc/Apc)가 상기 단면적비(An/Ap)와 동일한 것을 특징으로 하는 고전압 반도체소자.
제10항 또는 제12항에 있어서, 상기 각 N 필러내의 N 도전형의 농도와 상기 각 P 필러내의 P 도전형의 농도가 동일하며, 상기 단면적비는 1인 것을 특징으로 하는 고전압 반도체소자.
제10항 또는 제12항에 있어서, 상기 각 N 필러내의 N 도전형의 농도와 상기 각 P 필러내의 P 도전형의 농도가 다르며, 상기 단면적비는 상기 N 필러내의 농도에 대한 상기 P 필러내의 농도 비의 역수에 비례하는 것을 특징으로 하는 고전압 반도체소자.
제14항에 있어서, 상기 각 N 필러의 반경방향의 폭과 상기 각 P 필러의 반경방향의 폭이 동일한 것을 특징으로 하는 고전압 반도체소자.
제1항에 있어서, 상기 액티브영역을 둘러싸며 상기 액티브영역에서와 같은 방식으로 상기 N 필러와 상기 P 필러가 반복적으로 형성된 터미네이션 영역을 더 포함하는 것을 특징으로 하는 고전압 반도체소자.
제17항에 있어서, 상기 터미네이션 영역에서 상기 각 N 필러의 단면적(Ant)과, 상기 각 N 필러의 외측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러와 상기 각 N 필러의 내측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 P 필러의 단면적의 합(Apt)과의 단면적비(Apt/Ant)가 상기 액티브영역내에서의 단면적비(An/Ap)와 다른 것을 특징으로 하는 고전압 반도체소자.
반도체 기판;

상기 반도체기판상에서 N 도전형으로 된 N 필러들과 P 도전형으로 된 P 필러들이 수평 방향으로 서로 둘러싸며 중심부로부터 외측 방향으로 복수개가 반복적으로 형성된 액티브영역;

상기 액티브영역의 상부 표면 아래에 형성된 제1 불순물영역;

상기 제1 불순물영역에 연결된 제1 전극;

상기 액티브영역 위로 절연막을 개재하여 형성된 제2 전극; 및

상기 반도체기판에 연결된 제3 전극을 포함하는 고전압 반도체소자.
제19항에 있어서, 상기 고전압 반도체소자는 MOSFET(MOS Field Effect Transistor) 임을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 고전압 반도체소자는 IGBT(Insulated Gate Bipolar Transistor) 임을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 드리프트영역의 중심부는 상기 N 필러 또는 상기 P 필러로 형성된 것을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 액티브영역의 상기 N 필러들 또는 상기 P 필러들은 닫힌(Closed) 형태이며, 원통형 또는 다각통형, 및 이들의 결합 형태인 것을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 액티브영역 내의 상기 N 필러들 내에 포함된 N 전하량 및 상기 P 필러들 내에 포함된 P 전하량은 전체적으로 균형을 유지하는 것을 특징으로 하는 고전압 반도체소자.
제22항에 있어서, 상기 액티브영역의 중심부의 N 필러를 제외하고, 상기 각 N 필러의 단면적(An)과, 상기 각 N 필러의 외측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러와 상기 각 N 필러의 내측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 P 필러의 단면적의 합(Ap)과의 단면적비(Ap/An)가 일정한 것을 특징으로 하는 고전압 반도체소자.
제25항에 있어서, 상기 액티브영역의 중심부에 위치하는 상기 N 필러의 단면적(Anc)과, 상기 N 필러에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러의 단면적(Apc)간의 단면적비(Apc/Anc)가 상기 단면적비(Ap/An)와 동일한 것을 특징으로 하는 고전압 반도체소자.
제22항에 있어서, 상기 액티브영역의 중심부의 P 필러를 제외하고, 상기 각 P 필러의 단면적(Ap)과, 상기 각 P 필러의 외측에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 N 필러와 상기 각 P 필러의 내측에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 N 필러의 단면적의 합(An)과의 단면적비(An/Ap)가 일정한 것을 특징으로 하는 고전압 반도체소자.
제27항에 있어서, 상기 액티브영역의 중심부에 위치하는 상기 P 필러의 단면적(Apc)과, 상기 P 필러에 인접한 상기 N 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 N 필러의 단면적(Anc)간의 단면적비(Anc/Apc)가 상기 단면적비(An/Ap)와 동일한 것을 특징으로 하는 고전압 반도체소자.
제25항 또는 제27항에 있어서, 상기 각 N 필러내의 N 도전형의 농도와 상기 각 P 필러내의 P 도전형의 농도가 동일하며, 상기 단면적비는 1인 것을 특징으로 하는 고전압 반도체소자.
제25항 또는 제27항에 있어서, 상기 각 N 필러내의 N 도전형의 농도와 상기 각 P 필러내의 P 도전형의 농도가 다르며, 상기 단면적비는 상기 N 필러내의 농도에 대한 상기 P 필러내의 농도 비의 역수에 비례하는 것을 특징으로 하는 고전압 반도체소자.
제29항에 있어서, 상기 각 N 필러의 반경방향의 폭과 상기 각 P 필러의 반경방향의 폭이 동일한 것을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 액티브영역을 둘러싸며 상기 액티브영역에서와 같은 방식으로 상기 N 필러와 상기 P 필러가 반복적으로 형성된 터미네이션 영역을 더 포함하는 것을 특징으로 하는 고전압 반도체소자.
제32항에 있어서, 상기 터미네이션 영역에서 상기 각 N 필러의 단면적(Ant)과, 상기 각 N 필러의 외측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 내측에 위치하는 내측 P 필러와 상기 각 N 필러의 내측에 인접한 상기 P 필러를 반경방향의 폭의 중앙을 따라 구분하여 외측에 위치하는 외측 P 필러의 단면적의 합(Apt)과의 단면적비(Apt/Ant)가 상기 액티브영역내에서의 단면적비(An/Ap)와 다른 것을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 제1 불순물영역은 상기 액티브영역의 N 필러들 및 P 필러들의 배치에 대응하여 일정한 간격을 두고 반복적으로 형성된 것을 특징으로 하는 고전압 반도체소자.
제19항에 있어서, 상기 제2 전극은 상기 액티브영역의 N 필러들의 배치에 대응하여 일정한 간격을 두고 반복적으로 형성된 것을 특징으로 하는 고전압 반도체소자.