JPS63287024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63287024A JPS63287024A JP12170687A JP12170687A JPS63287024A JP S63287024 A JPS63287024 A JP S63287024A JP 12170687 A JP12170687 A JP 12170687A JP 12170687 A JP12170687 A JP 12170687A JP S63287024 A JPS63287024 A JP S63287024A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxide film
- manufacturing
- semiconductor device
- mask material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体Ｈａの製造方法に関し、特に半導体基板
に形成した溝上部カドでの電界集中を緩和するための半
導体装置の製造方法に関する争（従来の技術〕 従来待顧昭 号の様な製造方法が提案
され知られている。
に形成した溝上部カドでの電界集中を緩和するための半
導体装置の製造方法に関する争（従来の技術〕 従来待顧昭 号の様な製造方法が提案
され知られている。
（！？ｌ明が解決しようとする問題点）しかし従来の半
導体装置の！！！遣方法では、溝上部のカド部での電界
集中を、カド部のみ不純物濃度を上げる事によって実現
しているが、不純物がチャンネル領域にしみ出す効果に
より、 狭チャンネル効果を引き越こし易りｊ゛る欠点
を持っていた。
導体装置の！！！遣方法では、溝上部のカド部での電界
集中を、カド部のみ不純物濃度を上げる事によって実現
しているが、不純物がチャンネル領域にしみ出す効果に
より、 狭チャンネル効果を引き越こし易りｊ゛る欠点
を持っていた。
そこで本発明では、カド部を丸める事により。
電界集中を緩和し、基板０度を変化させる事もないため
、 良好な半導体装こを得る事を目的とする・ 〔問題点を解決するための手段〕 本発明の半導体装置の製造方法は、半導体基板上の任意
な位置にマスク材を形成し、これをマスクに半導体基板
に溝を形成する工程と、前記マスク材を残したまま半導
体基板を酸化する工程と。
、 良好な半導体装こを得る事を目的とする・ 〔問題点を解決するための手段〕 本発明の半導体装置の製造方法は、半導体基板上の任意
な位置にマスク材を形成し、これをマスクに半導体基板
に溝を形成する工程と、前記マスク材を残したまま半導
体基板を酸化する工程と。
前記マスク材及び半導体基板の酸化膜を除去する工程と
からなる１事を特徴とする。そしてこの時マスク材とし
て半導体基板の酸化膜でも、窒化ケイ素膜でも、半導体
基板の酸化膜と窒化ケイ＃ｉ膜の多層膜でも良い。
からなる１事を特徴とする。そしてこの時マスク材とし
て半導体基板の酸化膜でも、窒化ケイ素膜でも、半導体
基板の酸化膜と窒化ケイ＃ｉ膜の多層膜でも良い。
半導体基板−ヒの溝上部カドでの電界集中は、酸化によ
る体積増加に伴なう応力に起因するため。
る体積増加に伴なう応力に起因するため。
カドの片方向からのみ酸素の供給を行なう事により、酸
化による体積増加に伴なう応力を緩和するため、カドを
丸める事ができ、電界集中を緩和する事ができる伊 〔実施例〕 以下９本発明について、′Ａ施例に基づき詳細に説明す
る・ 第１図（ａ）〜（ｆｆ＋は９本発明の実施例を工程順に
示す図である。まず（−Ｌ）図の如く、Ｐ型シリコンウ
ェハー１を熱酸化により、５０００人の酸化膜Ａ９１２
を形成する。
化による体積増加に伴なう応力を緩和するため、カドを
丸める事ができ、電界集中を緩和する事ができる伊 〔実施例〕 以下９本発明について、′Ａ施例に基づき詳細に説明す
る・ 第１図（ａ）〜（ｆｆ＋は９本発明の実施例を工程順に
示す図である。まず（−Ｌ）図の如く、Ｐ型シリコンウ
ェハー１を熱酸化により、５０００人の酸化膜Ａ９１２
を形成する。
次いで、（ｂ）図の如く、ポジ型のレジスト層３を形成
し、（０３図の如くレジスト層３をバク−ユングする。
し、（０３図の如くレジスト層３をバク−ユングする。
レジスト層３のパターンを、（ｄ）図の如＜ｃＦａガス
と■、ガスの混合ガスで、ＲＩＥで処理し。
と■、ガスの混合ガスで、ＲＩＥで処理し。
酸化膜層２をパターンユングした後、レジスト層を除去
する。
する。
次に＜６）図の如＜、Ｃｌ１ｒＦｓガスによるＲ１冒シ
で、酸化膜層２のパターンを、シリコンの溝のパターン
として、１μｍの深さエツチングする。
で、酸化膜層２のパターンを、シリコンの溝のパターン
として、１μｍの深さエツチングする。
次に１図の如＜、ｔｏｏｏ°ｃｄｒｙ酸素雰囲気で１０
００人酸化した後、この際形成された酸化膜４を、（ｇ
）図の如く先に形成した酸化膜パターン２をＩｆ Ｆ水
溶液で完全に除去し終了する。
００人酸化した後、この際形成された酸化膜４を、（ｇ
）図の如く先に形成した酸化膜パターン２をＩｆ Ｆ水
溶液で完全に除去し終了する。
第２図に、この様にして上部カドを丸められた断差に対
し２００人の酸化膜を形成した場合の膜リークａ、平面
の場合す、丸め処理を行なわなかった場合Ｃを示す。
し２００人の酸化膜を形成した場合の膜リークａ、平面
の場合す、丸め処理を行なわなかった場合Ｃを示す。
これによって得られた溝は、５ｉｄｅやポリシリコンを
埋め込むことによって素子分ＦＷ′ｉ領域とし゛たり、
不純物を導入したポリシリコンを１！［Ｉめ込むことに
よりキャパシタとしても用いることが可能である。
埋め込むことによって素子分ＦＷ′ｉ領域とし゛たり、
不純物を導入したポリシリコンを１！［Ｉめ込むことに
よりキャパシタとしても用いることが可能である。
ここでは、２回目の酸化に、１０００℃ｄｒｙ酸索雰囲
気で１０００人酸化しているが、これに限定するもので
はなく、５００Å以上の熱酸化膜が得られる条件であれ
ば良い。
気で１０００人酸化しているが、これに限定するもので
はなく、５００Å以上の熱酸化膜が得られる条件であれ
ば良い。
また、１回目の酸化膜は５０００人としているが、これ
に限定するものでなく、ウェハーのエツチング後１００
０λ以上残膜がある様な条件であればよい９ 〔発明の効果〕 以上１本条件で形成された素子は電界集中によって引き
起こされる影口を回避する事ができた。
に限定するものでなく、ウェハーのエツチング後１００
０λ以上残膜がある様な条件であればよい９ 〔発明の効果〕 以上１本条件で形成された素子は電界集中によって引き
起こされる影口を回避する事ができた。
第１図（ａ）〜（ｇ）は本発明の一実施例を示す半導体
装置の製造工程断面図である争 ｍ２図は本実施例ａ、平面上での例す、丸め処理のない
場合の例Ｃ１の膜リーク特性を示す図である・ １ ・・・ シ リ コ ン 自ン エ ハ
−２．４・・・シリコン酸化膜 ３・・・ポジ型レジスト 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名第 ｌ 図 トドート％′零（間ｖｌ−鴫） 誠１ 日 第２０
装置の製造工程断面図である争 ｍ２図は本実施例ａ、平面上での例す、丸め処理のない
場合の例Ｃ１の膜リーク特性を示す図である・ １ ・・・ シ リ コ ン 自ン エ ハ
−２．４・・・シリコン酸化膜 ３・・・ポジ型レジスト 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名第 ｌ 図 トドート％′零（間ｖｌ−鴫） 誠１ 日 第２０
Claims (4)
- （１）（ａ）半導体基板上の任意な位置に マスク材を形成し、これをマスクに半導体基板に溝を形
成する工程と、 （ｂ）前記マスク材を残したまま半導体基板を酸化する
工程と、 （ｃ）前記マスク材及び半導体基板の酸化膜を除去する
工程とからなる事を特徴とする半導体装置の製造方法。 - （２）マスク材が半導体基板の酸化膜であることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）マスク材が窒化ケイ素であることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 - （４）マスク材が半導体基板の酸化膜と窒化ケイ素膜の
多層膜であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12170687A JPS63287024A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12170687A JPS63287024A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287024A true JPS63287024A (ja) | 1988-11-24 |
Family
ID=14817867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12170687A Pending JPS63287024A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287024A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931409A (en) * | 1988-01-30 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having trench isolation |
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US5578518A (en) * | 1993-12-20 | 1996-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a trench isolation having round corners |
| KR100447258B1 (ko) * | 1997-06-30 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214558A (ja) * | 1984-04-11 | 1985-10-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-05-19 JP JP12170687A patent/JPS63287024A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214558A (ja) * | 1984-04-11 | 1985-10-26 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931409A (en) * | 1988-01-30 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having trench isolation |
| US5578518A (en) * | 1993-12-20 | 1996-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a trench isolation having round corners |
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US5795792A (en) * | 1994-01-20 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a trench structure |
| KR100447258B1 (ko) * | 1997-06-30 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| US5369052A (en) | Method of forming dual field oxide isolation | |
| JPS63288043A (ja) | 側面隔離素子の分離方法 | |
| JPS63287024A (ja) | 半導体装置の製造方法 | |
| JPH02222160A (ja) | 半導体装置の製造方法 | |
| JPS62136022A (ja) | 半導体装置の製造方法 | |
| JPH0254557A (ja) | 半導体装置 | |
| JPH02271620A (ja) | 半導体装置の製造方法 | |
| JPS58168264A (ja) | 半導体装置の製造方法 | |
| JPS63204746A (ja) | 半導体装置の製造方法 | |
| JPH0196950A (ja) | 半導体装置の製造方法 | |
| JP3552913B2 (ja) | 半導体素子の素子分離方法 | |
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPH03153031A (ja) | 半導体装置の製造方法 | |
| JPH04207066A (ja) | 半導体装置の製造方法 | |
| JPS5854651A (ja) | 半導体装置の製造方法 | |
| JPS63288042A (ja) | 半導体素子製造方法 | |
| JPH0666385B2 (ja) | 半導体装置の製造方法 | |
| JPH0223630A (ja) | 半導体装置の製造方法 | |
| KR960005554B1 (ko) | 반도체 소자의 분리막 형성방법 | |
| JPH01123452A (ja) | トレンチ・キャパシタ絶縁膜の生成方法 | |
| JP2874070B2 (ja) | 半導体装置の製造方法 | |
| KR930011159A (ko) | 반도체장치의 소자분리구조 및 그 제조방법 | |
| JPH01151244A (ja) | 半導体装置の製造方法 | |
| JPH0254558A (ja) | 半導体装置の製造方法 |