KR100447258B1 - 반도체소자의캐패시터형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 안정된 삼차원적 구조의 하부전하저장전극을 구비하는 반도체소자의 캐패시터 형성방법에 있어서, 상기 하부전하저장전극 구조중 곡률반경이 작은 부분을 크게 형성하여 후속공정인 유전체막의 형성을 용이하게 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시킴으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 실린더형 저장전극 측벽 ( fence ) 의 뾰족한 부분과 같이 전계가 집중되는 부분의 곡률반경을 증가시켜 전계의 집중현상을 완화시킴으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 실린더형 하부전하저장전극 형성공정을 도시한 것이다.

먼저, 반도체가판(미도시) 상부에 하부절연층(1)을 형성한다. 이때, 하부절연층(1)은 소자분리절연막(미도시), 게이트산화막(미도시), 게이트전극(미도시) 또는 비트라인(미도시)이 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다. 그 다음에, 콘택마스크(미도시)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀(2)을 형성한다.

그리고, 콘택홀(2)을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1 다결정실리콘막(3)을 소정두께 형성한다. 그리고, 그 상부에 희생산화막(미도시)을소정두께 형성한다.

그 다음에, 저장전극마스크(미도시)를 이용한 식각공정으로 상기 희생산화막과 제1 다결정실리콘막(3)을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층(1)을 식각장벽으로 하여 실시한다.

그리고, 전체표면상부에 제2 다결정실리콘막(6)을 소정두께 형성하고 이를 이방성식각하여 상기 희생산화막과 제1 다결정실리콘막(3)의 측벽에 제2 도전층 스페이서(6)를 형성한다.

이때, 제2 도전층 스페이서(6)는, ⓐ 부분과 같은 뾰족한 부분과, ⓑ 부분과 같은 각진 부분처럼 곡률반경이 작은 부분이 형성된다. 그리고, 상기 곡률반경이 작은 부분은, 전하들이 집중되어 부분적으로 전기장이 강해져 후속공정으로 형성된 유전체막이 강한 응력 ( stress ) 이나 열전자에 의하여 손상되기 쉽고, 단차피복성을 저하시킨다. 또한, 상기 ⓐ 부분과 같이 뾰족한 부분은 후속공정시 부러지기 쉬워 소자의 표면적을 감소시키며, 파티클을 유발시키는 원인이 되기도 한다.

이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극의 구조중 곡률반경이 작은 부분에 전계가 집중되어 유발되는 유전체막의 손상과 단차피복성의 악화로 인하여 반도체소자의 수율 및 생산성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 곡률반경이 작은 부분을 크게 함으로써 후속공정을 용이하게 하여 반도체소자의 수율및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 개략도.

도 2a 내지 도 2d 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 개략도.

〈 도면의 주요부분에 대한 부호의 설명 〉

1 : 하부절연층 2 : 콘택홀

3 : 제1 다결정실리콘막 4 : 희생산화막

5 : 감광막 6 : 제2 다결정실리콘막 스페이서

8 : 산화막 9 : 제2 다결정실리콘막의 잔유물

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은 반도체기판의 소정 영역에 접속되는 제1 도전층과 희생절연막의 적층구조를 형성하는 공정과, 상기 제1 도전층과 희생절연막 측벽에 제2 도전층 스페이서를 형성하는 공정과, 상기 희생절연막을 일정두께 부분식각하여 상기 제2 도전층 스페이서의 상부를 노출시키는 공정과, 상기 제2 도전층 스페이서의 표면을 산화시키는 공정과, 상기 제2 도전층 스페이서의 산화된 부분과 희생절연막을 제거하되, 상기 제1 도전층, 제2 도전층 스페이서 및 희생 절연막의 교차부분에 상기 희생절연막을 남기는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(미도시) 상부에 하부절연층(1)을 형성한다. 이때, 하부절연층(1)은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성되고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.

그 다음에, 콘택마스크(미도시)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀(2)을 형성한다. 그리고, 콘택홀(2)을 매립하는 제1 도전층(3)을 다결정실리콘으로 증착하고, 그 상부에 희생산화막(4)과 감광막(5)을 순차적으로 형성한다.

도 2b를 참조하면, 저장전극마스크(미도시)를 이용한 노광 및 현상공정으로 감광막(5)을 패터닝하여 감광막 패턴(미도시)을 형성하고, 이를 마스크로 희생산화막(4)과 제1 도전층(3)을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층(1)을 식각장벽으로 하여 실시한다. 그 다음에, 상기 감광막 패턴을 제거한다.

도 2c를 참조하면, 전체표면상부에 제2 도전층(미도시)을 다결정실리콘으로 형성하고, 이를 이방성식각하여 제2 도전층 스페이서(6)를 형성한다.

그리고, 희생산화막(4)을 일정두께 상부로부터 부분식각하여 제2 도전층 스페이서(6)의 뾰족한 부분을 노출시킨다.

그 다음에, 상기 반도체기판의 외부로 노출된 제2 도전층 스페이서(6)의 표면을 얇게 산화시켜 산화막(8)을 형성한다. 이때, "9" 는 제2 도전층 스페이서(6) 형성공정시 남은 것으로 방치시 후속공정에서 브릿지(bridge)를 유발할 수 있는 것으로, 제2 도전층 스페이서(6)의 표면 산화시 산화막으로 형성된 것이다. 일반적으로, 뾰족한 부분의 산화속도가 뾰족하지 않은 부분의 산화속도보다 빠르므로 제2 도전층 스페이서(6)의 뾰족한 부분은 산화 속도가 빠르게 되어 산화막(8) 하부의 제2 도전층 스페이서(6)의 뾰족한 부분은 둥글게 라운딩된다.

도 2d를 참조하면, 산화막(8,9)과 희생산화막(4)을 식각하되, 구석진 부분 예를 들어 제1 다결정실리콘막(3), 제2 도전층 스페이서(6) 및 제2 도전층 스페이서(6)의 교차부분에 형성되는 곡률반경이 작은 부분에 희생산화막(4)을 일정부분 남긴다.

그 다음, 전체표면상부에 유전체막(10)을 증착한다.

이때, 희생산화막(4)이 남아있는 부분 ⓓ 는, 유전체막(10)의 곡률반경을 크게 하여 전계의 집중현상을 완화시키고, 희생산화막(4)의 단차피복성을 향상시킨다.

그리고, 제2 도전층 스페이서(6)의 뾰족한 부분, 즉 종래기술을 도시한 도 1의 ⓐ 부분을 ⓒ 와 같이 형성함으로써 곡률반경을 크게 하여 전계의 집중현상을 완화시킨다.

후속공정으로, 상부전하저장전극인 플레이트전극(미도시)을 형성하여 신뢰성 높은 삼차원적 저장전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

아울러, 본 발명은 실린더형 뿐만아니라 다른 형태의 삼차원적 구조를 갖는 캐패시터의 형성방법에도 적용 가능하다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 삼차원적 구조를 갖는 하부전하저장전극에서 곡률반경이 작은 부분을 크게 하여 전계의 집중현상을 감소시킴으로써 후속공정을 용이하게 하고 소자의 안정성을 향상시켜 그에 따른 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (1)

1. 반도체기판의 소정 영역에 접속되는 제1 도전층과 희생절연막의 적층구조를 형성하는 공정과,

   상기 제1 도전층과 희생절연막 측벽에 제2 도전층 스페이서를 형성하는 공정과,

   상기 희생절연막을 일정두께 부분식각하여 상기 제2 도전층 스페이서의 상부를 노출시키는 공정과,

   상기 제2 도전층 스페이서의 표면을 산화시키는 공정과,

   상기 제2 도전층 스페이서의 산화된 부분과 희생절연막을 제거하되, 상기 제1 도전층, 제2 도전층 스페이서 및 희생 절연막의 교차부분에 상기 희생절연막을 남기는 공정

   을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.

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