[go: up one dir, main page]

JP2008098593A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008098593A
JP2008098593A JP2006318931A JP2006318931A JP2008098593A JP 2008098593 A JP2008098593 A JP 2008098593A JP 2006318931 A JP2006318931 A JP 2006318931A JP 2006318931 A JP2006318931 A JP 2006318931A JP 2008098593 A JP2008098593 A JP 2008098593A
Authority
JP
Japan
Prior art keywords
trench
semiconductor substrate
insulating film
interlayer insulating
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006318931A
Other languages
English (en)
Inventor
Kikuo Saka
喜久男 坂
Kimihiko Yamashita
公彦 山下
Toshiyuki Takemori
俊之 竹森
Yuji Watanabe
祐司 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Ricoh Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd, Ricoh Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2006318931A priority Critical patent/JP2008098593A/ja
Priority to US11/901,172 priority patent/US7745877B2/en
Publication of JP2008098593A publication Critical patent/JP2008098593A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0293—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】トレンチ型パワーＭＯＳＦＥＴにおいて、ソース電極膜とゲート電極を制御よく絶縁し、かつソース電極膜のボイドの発生を防止する。
【解決手段】パワーＭＯＳＦＥＴは、ドレインを構成する半導体基板１，３、半導体基板３の表面に形成されたトレンチ５、トレンチ５内にゲート絶縁膜７を介して形成されたポリシリコンからなるゲート電極９、半導体基板３の表面側に形成されたボディ拡散層１１、半導体基板３の表面にソース拡散層１３、ゲート電極９上に形成された層間絶縁膜１８、半導体基板３上に形成されたソース電極膜１９を備えている。ゲート電極９の上面及び層間絶縁膜１８の上面はトレンチ５内で半導体基板３の表面よりも落ち込んで形成されており、トレンチ５の半導体基板表面部分５ａがテーパ形状に形成されている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、ドレインを構成する半導体基板と、半導体基板の表面に形成されたトレンチと、そのトレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、半導体基板の表面側にトレンチに隣接してトレンチよりも浅く形成されたボディ拡散層と、半導体基板の表面にトレンチ及びボディ拡散層に隣接してボディ拡散層よりも浅く形成されたソース拡散層と、ゲート電極上に形成された層間絶縁膜と、ゲート電極とは絶縁されボディ拡散層及びソース拡散層と電気的に接続されて半導体基板上に形成された金属材料からなるソース電極膜をもつパワーＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関するものである。
パワーＭＯＳＦＥＴは大電流、高耐圧のパワーエレクトロニクス分野で使用されているが、近年、移動体通信機器の電池のパワーマネージメント用として、低Ｒｏｎの要求が強まり、トレンチゲート型のパワーＭＯＳＦＥＴが脚光を浴びている。
図１８は従来のパワーＭＯＳＦＥＴのセル部を示す断面図である。
Ｎ型単結晶シリコン基板（Ｎ＋）１の一表面にエピタキシャル成長によって形成されたＮ型エピタキシャル層（Ｎ−）３が形成されている。Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３はドレインを構成する。Ｎ型エピタキシャル層３表面に形成されているトレンチ５の内壁にゲート絶縁膜７が形成されている。トレンチ５内にゲート絶縁膜７を介してポリシリコンからなるゲート電極９が形成されている。
Ｎ型エピタキシャル層３の表面側にトレンチ５に隣接してＰ型ボディ拡散層（Ｐ−）１１が形成されている。Ｐ型ボディ拡散層１１の表面側にトレンチ５に隣接してＮ型ソース拡散層１３が形成されている。Ｎ型エピタキシャル層３の表面にトレンチ５とは間隔をもってＰ型ボディ拡散層１１に達する深さでＰ型コンタクト拡散層（Ｐ＋）１５が形成されている。
ゲート電極９上に例えばシリコン酸化膜からなる層間絶縁膜１８が形成されている。層間絶縁膜１８はＮ型エピタキシャル層３の表面よりも突出して形成されており、ソース拡散層１３のトレンチ５に隣接する部分も覆っている。ソース拡散層１３上、Ｐ型コンタクト拡散層１５上及び層間絶縁膜１８上にソース電極膜１９が形成されている。
このようなパワーＭＯＳＦＥＴは例えば特許文献１に記載されている。
図１８に示したパワーＭＯＳＦＥＴでは、ゲート電極９とソース電極膜１９を絶縁するための層間絶縁膜１８は、写真製版技術及びエッチング技術によってパターニングする必要があるため、写真製版時のマスクの位置合わせズレを考慮し、トレンチ５の幅に対してパターン幅を広くする必要がある。そのため、メサ幅（トレンチ−トレンチ間距離）をある一定限度以上縮小することができず、素子の微細化の妨げになっていた。
この対策として、ゲート電極−ソース電極膜間の層間絶縁膜をトレンチの幅のみに残す構造が開示されている（特許文献２を参照）。
図１９は従来の他のパワーＭＯＳＦＥＴのセル部を示す断面図である。
図１９に示すように、層間絶縁膜１８はトレンチ５内のみに形成されている。層間絶縁膜１８の上面はエピタキシャル層３表面よりも落ち込んで形成されている。
この構造だとメサ幅（トレンチ−トレンチ間距離）を狭くしても、図１８に示した構造以上のソース拡散層１３とソース電極膜１９の接触面積を確保することができる。
しかし、層間絶縁膜１８の膜厚を制御よく加工することが困難であるという問題があった。層間絶縁膜１８の変動を考慮すると、ゲート電極９表面をエピタキシャル層３表面よりも膜厚の変動分だけ下げる必要がある。そうすると、ボディ拡散層１１、ソース拡散層１３及びトレンチ５の深さをより深くする必要があり、製造時間がかかる上、低容量化を阻むという問題があった。
また、図１８及び図１９に示した従来技術では、トレンチ５近傍のエピタキシャル層３表面の凹凸が大きく、ソース電極膜１９のカバレッジが悪くなり、図２０に示すように、ソース電極膜１９にボイド４９が発生するという不具合があった。
この不具合より、ソース電極膜１９の電流の流れを妨げるという問題や、ワイヤーボンディング時の衝撃を吸収できない問題があった。
また、バンプ接続用にソース電極膜１９上にメッキを形成する場合、ソース電極膜１９のカバレッジが悪いとソース電極膜１９の薄い部分がメッキ形成時にダメージを受け、その下のＮ型ソース拡散層１３及びＰ型ボディ拡散層１１にもダメージを与えて、ソース電極膜１９とＮ型エピタキシャル層３が短絡する不具合が発生しやすくなるという問題があった。
特開２００２−２６３２４号公報 特開２００１−８５６８５号公報
このような理由により、ソース電極膜の下部構造は、平坦化させることが好ましい。
本発明はかかる課題に鑑み、トレンチ型パワーＭＯＳＦＥＴを備えた半導体装置及びその製造方法において、ソース電極膜とゲート電極を制御よく絶縁し、かつソース電極膜のボイドの発生を防止することを目的とするものである。
本発明にかかる半導体装置は、ドレインを構成する半導体基板と、上記半導体基板の表面に形成されたトレンチと、上記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、上記半導体基板の表面側に上記トレンチに隣接して上記トレンチよりも浅く形成されたボディ拡散層と、上記半導体基板の表面に上記トレンチ及び上記ボディ拡散層に隣接して上記ボディ拡散層よりも浅く形成されたソース拡散層と、上記ゲート電極上に形成された層間絶縁膜と、上記ゲート電極とは絶縁され上記ボディ拡散層及び上記ソース拡散層と電気的に接続されて上記半導体基板上に形成された金属材料からなるソース電極膜をもつパワーＭＯＳＦＥＴを備え、上記ゲート電極の上面及び上記層間絶縁膜の上面は上記トレンチ内で上記半導体基板の表面よりも落ち込んで形成されており、上記トレンチの半導体基板表面部分がテーパ形状に形成されている。
本願特許請求の範囲及び本明細書において、半導体基板の単語にはエピタキシャル成長層も含む。
本発明の半導体装置において、上記ゲート電極のポリシリコンは一部分が上記半導体基板上に引き出されており、上記半導体基板上に引き出された上記ポリシリコン部分の上で上記層間絶縁膜と上記ソース電極膜の間に第２層間絶縁膜が形成されているようにしてもよい。
また、上記層間絶縁膜はシリコン窒化膜を含んでいるようにしてもよい。
また、上記層間絶縁膜は上記ゲート電極上から上記トレンチの半導体基板表面部分にわたって配置されて表面に凹部が形成されており、その凹部に金属材料が埋め込まれているようにしてもよい。
本発明にかかる半導体装置の製造方法は、パワーＭＯＳトランジスタを備えた半導体装置の製造方法であって、半導体基板に、半導体基板表面部分にテーパ形状をもつトレンチを形成するトレンチ形成工程と、上記トレンチ内にポリシリコンを埋め込んだ後、上記ポリシリコンの上面側の一部分をエッチング除去して、上面が上記半導体基板の表面よりも落ち込んでいる上記ポリシリコンからなるゲート電極を形成するゲート電極形成工程と、上記ゲート電極上に、上面が上記半導体基板の表面よりも落ち込んでいる上記層間絶縁膜を形成する層間絶縁膜形成工程と、上記半導体基板上及び上記層間絶縁膜上にソース電極膜を形成するソース電極膜形成工程と、をその順に含む。
ここで、ボディ拡散層とソース拡散層を形成する工程は、トレンチを形成する前であってもよいし、トレンチを形成した後であってもよい。
本発明の製造方法において、上記ゲート電極形成工程で、上記ポリシリコンの一部分を上記半導体基板上に引き出して残存させておき、上記層間絶縁膜形成工程と上記ソース電極膜形成工程の間に、上記半導体基板上に引き出された上記ポリシリコン部分の上の上記層間絶縁膜上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程を含み、上記ソース電極膜形成工程で上記半導体基板上、上記層間絶縁膜上及び上記第２層間絶縁膜上に上記ソース電極膜を形成するようにしてもよい。
また、上記層間絶縁膜形成工程で上記層間絶縁膜としてシリコン窒化膜を含んでいるものを形成するようにしてもよい。
また、上記層間絶縁膜形成工程で上記層間絶縁膜を上記ゲート電極上から上記トレンチの半導体基板表面部分にわたって配置して上記層間絶縁膜の表面に凹部を形成し、上記層間絶縁膜形成工程と上記ソース電極膜形成工程の間に、上記凹部にタングステン等の金属材料を埋め込むようにしてもよい。
また、上記トレンチ形成工程は、上記半導体基板にトレンチを形成した後、熱酸化処理を施して上記トレンチの半導体基板表面部分をテーパ形状にする工程を含む例を挙げることができる。
また、上記トレンチ形成工程は、等方性エッチングにより上記半導体基板のトレンチ形成予定領域に凹部を形成した後、その凹部よりも小さい幅でその凹部よりも深くトレンチを形成する工程を含む例を挙げることができる。
本発明の半導体装置では、ゲート電極の上面、及びゲート電極−ソース電極膜間の層間絶縁膜の上面は、トレンチ内で半導体基板の表面よりも落ち込んで形成されており、トレンチの半導体基板表面部分がテーパ形状に形成されているようにした。
本発明の製造方法では、半導体基板に、半導体基板表面部分にテーパ形状をもつトレンチを形成するトレンチ形成工程と、トレンチ内に上面が上記半導体基板の表面よりも落ち込んでいるポリシリコンからなるゲート電極を形成するゲート電極形成工程と、ゲート電極上に上面が上記半導体基板の表面よりも落ち込んでいる上記層間絶縁膜を形成する層間絶縁膜形成工程と、半導体基板上及び上記層間絶縁膜上にソース電極膜を形成するソース電極膜形成工程と、をその順に含むようにした。
本発明の半導体装置及び製造方法によれば、トレンチは半導体基板表面部分にテーパ形状をもつので、ソース電極膜のカバレッジを良好にすることができ、ソース電極膜のボイドの発生を防止することができる。そして、カバレッジが良くなることにより、ワイヤーボンディング、バンプメッキのダメージが小さくなる。さらに、層間絶縁膜の上面は半導体基板の表面よりも落ち込んでいるので、ゲート電極上でソース電極膜厚が厚くなり、ソース電極膜の抵抗を下げることができる。
さらに、トレンチの半導体基板表面部分をテーパ形状にすることにより、ゲート電極−ソース電極膜間の層間絶縁膜をカバレッジ良く安定した膜厚で形成することができ、ゲート電極とソース電極膜を安定して絶縁できる。また、層間絶縁膜の膜厚を安定させることにより、ゲート電極とソース電極膜間の寄生容量を安定させることができる。
本発明の半導体装置において、ゲート電極のポリシリコンは一部分が半導体基板上に引き出されており、半導体基板上に引き出されたポリシリコン部分の上で層間絶縁膜とソース電極膜の間に第２層間絶縁膜が形成されているようにしてもよい。
本発明の製造方法において、ゲート電極形成工程で、ポリシリコンの一部分を半導体基板上に引き出して残存させておき、層間絶縁膜形成工程とソース電極膜形成工程の間に、半導体基板上に引き出されたポリシリコン部分の上の層間絶縁膜上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程を含み、ソース電極膜形成工程で半導体基板上、層間絶縁膜上及び第２層間絶縁膜上にソース電極膜を形成するようにしてもよい。
このようにすれば、第２層間絶縁膜を層間絶縁膜とは膜厚を異ならせて別途形成することができ、ポリシリコン引出し部の大きな段差を厚い第２層間絶縁膜で覆うことができ、ゲート電極とソース電極膜の絶縁性を向上させることができる。
本発明の半導体装置において、層間絶縁膜はシリコン窒化膜を含んでいるようにしてもよい。
本発明の製造方法において、層間絶縁膜形成工程で層間絶縁膜としてシリコン窒化膜を含んでいるものを形成するようにしてもよい。
このようにすれば、例えば上述の第２層間絶縁膜としてＢＰＳＧ（Boro-Phospho Silicate glass）を形成する場合等、層間絶縁膜の上層から水分や水素、不純物イオン等がゲート電極へ侵入するのを防止することができ、パワーＭＯＳＦＥＴのしきい値電圧の経時変動を少なくすることができる。
本発明の半導体装置において、層間絶縁膜はゲート電極上からトレンチの半導体基板表面部分にわたって配置されて表面に凹部が形成されており、その凹部に金属材料が埋め込まれているようにしてもよい。
本発明の製造方法において、層間絶縁膜形成工程で層間絶縁膜をゲート電極上からトレンチの半導体基板表面部分にわたって配置して層間絶縁膜の表面に凹部を形成し、層間絶縁膜形成工程とソース電極膜形成工程の間に、凹部に金属材料を埋め込む工程を含むようにしてもよい。
これにより、ゲート電極上の凹凸をさらに小さくすることができ、ソース電極膜のカバレッジを良好にすることができる。
本発明の製造方法において、トレンチ形成工程は、半導体基板にトレンチを形成した後、熱酸化処理を施してトレンチの半導体基板表面部分をテーパ形状にする工程を含むようにし、又は、等方性エッチングにより半導体基板のトレンチ形成予定領域に凹部を形成した後、その凹部よりも小さい幅でその凹部よりも深くトレンチを形成する工程を含むようにすれば、半導体基板表面部分にテーパ形状をもつトレンチを形成することができる。
図１は半導体装置の一実施例のセル部分を示す断面図である。図２はこの実施例のセル部を示す平面図である。図３はこの実施例のポリシリコン引出し部を含む断面図である。図４はこの実施例の全体を示す平面図である。図１の断面図は図２のＡ−Ａ’位置に対応している。
まず、この実施例のセル部について図１及び図２を参照して説明する。
Ｎ型単結晶シリコン基板（Ｎ＋）１の一表面にエピタキシャル成長によって形成されたＮ型エピタキシャル層（Ｎ−）３が形成されている。例えば、Ｎ型単結晶シリコン基板１は抵抗率が６.０×１０-3Ω・ｃｍ、厚みが６２５μｍ（マイクロメートル）であり、Ｎ型エピタキシャル層３は抵抗率が０.２Ω・ｃｍ、厚みが４.０〜５.０μｍである。Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３は半導体基板を構成する。また、Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３はドレインとなる。
Ｎ型単結晶シリコン基板１とは反対側のＮ型エピタキシャル層３表面にトレンチ５が形成されている。図２に示すように、トレンチ５はＮ型エピタキシャル層３表面を格子状に分断するように形成されている。例えばトレンチ５の幅は０.５μｍ、深さは１.５μｍである。トレンチ５の肩部（半導体基板表面部分）５ａがテーパ形状に形成されている（図１を参照）。
トレンチ５の内壁に例えばシリコン酸化膜からなるゲート絶縁膜７（図２での図示は省略）が形成されている。ゲート絶縁膜７を構成するシリコン酸化膜の膜厚は例えば３０ｎｍ（ナノメートル）である。
トレンチ５内にゲート絶縁膜７を介してポリシリコンからなるゲート電極９が形成されている。ゲート電極９の上面はトレンチ５内でＮ型エピタキシャル層３の表面よりも落ち込んで形成されている。ここで、リセス深さ（Ｎ型エピタキシャル層３の表面からのエッチング深さ）は例えば０.４μｍである。
Ｎ型エピタキシャル層３の表面側にトレンチ５に隣接してＰ型ボディ拡散層（Ｐ−）１１が形成されている。Ｐ型ボディ拡散層１１はトレンチ５よりも浅く形成されている。Ｐ型ボディ拡散層１１の形成深さは例えば１.１μｍである。
Ｎ型エピタキシャル層３の表面にトレンチ５に隣接してＮ型ソース拡散層１３が形成されている。Ｎ型ソース拡散層１３の形成深さはＰ型ボディ拡散層１１よりも浅く、リセスより深くする必要がある。例えば０.５μｍである。
トレンチ５とは間隔をもってＮ型エピタキシャル層３の表面にソーストレンチ１４が形成されている。ソーストレンチ１４はＮ型ソース拡散層１３よりも深く形成されてＰ型ボディ拡散層１１に達する深さで形成されており、その形成深さは例えば０.６μｍである。
Ｐ型ボディ拡散層１１にソーストレンチ１４の底部を囲ってトレンチ５とは間隔をもってＰ型コンタクト拡散層（Ｐ＋）１５が形成されている。
ソーストレンチ１４の内壁にバリアメタル１６が形成されている。ソーストレンチ１４内にバリアメタル１６を介してタングステンが埋め込まれてタングステンプラグ１７が形成されている。
ソーストレンチ１４、バリアメタル１６及びタングステンプラグ１７の図２での図示は省略している。
ゲート電極９上に例えば下層側がシリコン酸化膜１８ａ、上層側がシリコン窒化膜１８ｂからなる層間絶縁膜１８が形成されている。層間絶縁膜１８はトレンチ５の肩部及びソース拡散層１３上も覆っており、ソーストレンチ１４の形成領域には形成されていない。シリコン酸化膜１８ａの膜厚は例えば２５０ｎｍ程度、シリコン窒化膜１８ｂの膜厚は例えば３０ｎｍ程度である。
ソーストレンチ１４上及び層間絶縁膜１８上に例えばアルミニウム系金属などの金属膜からなるソース電極膜１９が形成されている。ソース電極膜１９の厚みは例えば４〜６μｍである。
層間絶縁膜１８及びソース電極膜１９の図２での図示は省略している。
Ｎ型単結晶シリコン基板１の反対側のＮ型エピタキシャル層３とは反対側の面に例えば銀などの金属膜からなるドレイン電極（図示は省略）が形成されている。
次に図３及び図４を参照してゲート電極９の引き出し部及び全体構造について説明する。
Ｎ型エピタキシャル層３の周縁部近傍に例えばシリコン酸化膜からなるフィールド酸化膜２１が枠状に形成されている。ゲート電極９の引き出し部は、上方から見てフィールド酸化膜２１よりも中央側に設けられている。Ｎ型エピタキシャル層３に、フィールド酸化膜２１下からゲート電極９の引き出し部近傍にわたってＰ型ウエル（Ｐ−ｗｅｌｌ）２３が形成されている。Ｎ型エピタキシャル層３の周縁部にＮ型ソース拡散層（Ｎ＋）１３が形成されている。
ゲート電極９はセル部周縁部近傍でＮ型エピタキシャル層３上に引き出されてフィールド酸化膜２１上に延伸して形成されている。セル部と同様に、Ｎ型エピタキシャル層３上に引き出されたゲート電極９上にもシリコン酸化膜１８ａ及びシリコン窒化膜１８ｂからなる層間絶縁膜１８が形成されている。
Ｎ型エピタキシャル層３上に引き出されたゲート電極９上で層間絶縁膜１８とソース電極膜１９の間に例えばシリコン酸化膜からなる第２層間絶縁膜２７が形成されている。第２層間絶縁膜２７はフィールド酸化膜２１上に配置されたゲート電極９上にも形成されている。フィールド酸化膜２１上に配置されたゲート電極９上で層間絶縁膜１８及び第２層間絶縁膜２７に接続孔２９が形成されている。図示は省略するが、接続孔２９内にソーストレンチ１４内のバリアメタル１６及びタングステンプラグ１７と同時に形成されたバリアメタル及びタングステンプラグが形成されている。接続孔２９は幅がソーストレンチ１４に比べて広いので、接続孔２９内のタングステンプラグはエッチバック処理によって接続孔２９の側壁に薄く残っている程度である。第２層間絶縁膜２７上及び接続孔２９内に、ソース電極膜１９と同時に形成され、ソース電極膜１９とは絶縁されたゲート電極用金属膜３１が形成されている。図４に示すように、ゲート電極用金属膜３１は枠状に設けられ、ゲートパッド３３に接続されている。
このような構造のパワーＭＯＳＦＥＴでは、Ｎ型エピタキシャル層３とソース電極膜１９との間に高電圧を印加した状態で、ゲート電極９とソース拡散層１３との間にしきい値電圧以上の電圧を印加すると、ゲート絶縁膜７とＰ型ボディ拡散層１１の界面に反転層が形成され、その反転層を通ってドレインからソースに電流が流れる。
この実施例では、ゲート電極９の上面及び層間絶縁膜１８の上面は、トレンチ５内でＮ型エピタキシャル層３の表面よりも落ち込んで形成されており、トレンチ５の肩部５ａがテーパ形状に形成されているようにしたので、ソース電極膜１９のカバレッジを良好にすることができ、ソース電極膜１９のボイドの発生を防止することができる。そして、ソース電極膜１９のカバレッジが良くなることにより、ワイヤーボンディング、バンプメッキのダメージが小さくなる。さらに、層間絶縁膜１８の上面はトレンチ５内でＮ型エピタキシャル層３の表面よりも落ち込んでいるので、セル部でのゲート電極９上でソース電極膜１９の膜厚が厚くなり、ソース電極膜１９の抵抗を下げることができる。
さらに、トレンチ５の肩部５ａをテーパ形状にすることにより、層間絶縁膜１８をカバレッジ良く安定した膜厚で形成することができ、ゲート電極９とソース電極膜１９を安定して絶縁できる。さらに、層間絶縁膜１８の膜厚を安定させることにより、ゲート電極９とソース電極膜１９間の寄生容量を安定させることができる。
さらに、Ｎ型エピタキシャル層３に引き出されたゲート電極９の上で層間絶縁膜１８とソース電極膜１９の間に第２層間絶縁膜２７が形成されているので、第２層間絶縁膜２７を層間絶縁膜１８とは膜厚を異ならせて別途形成することができ、ゲート電極９のポリシリコン引出し部の大きな段差を厚い第２層間絶縁膜２７で覆うことができ、ゲート電極９とソース電極膜１９の絶縁性を向上させることができる。
さらに、層間絶縁膜１８はシリコン窒化膜１８ｂを含んでいるので、例えば第２層間絶縁膜２７としてＢＰＳＧ（Boro-Phospho Silicate glass）を形成する場合等、層間絶縁膜１８の上層から水分や水素、不純物イオン等がゲート電極９へ侵入するのを防止することができ、パワーＭＯＳＦＥＴのしきい値電圧の経時変動を少なくすることができる。
図５から図１２は、図１から図４に示した半導体装置を製造するための製造工程を製造方法の一実施例として説明するための工程断面図である。図５から図１２のかっこ数字は以下に説明する製造工程に対応している。
図１及び図５から図１２を参照して製造方法の一実施例を説明する。
（１）例えば抵抗率が６.０×１０-3Ω・ｃｍ、厚みが６２５μｍのＮ型単結晶シリコン基板１上に、例えば抵抗率が０.２Ω・ｃｍ、厚みが４.０〜５.０μｍのＮ型エピタキシャル層３を形成する。Ｎ型エピタキシャル層３の表面に熱酸化膜処理を施して５００ｎｍ程度のシリコン酸化膜を形成する。写真製版技術及びエッチング技術により、Ｎ型エピタキシャル層３のセル部周縁部近傍のシリコン酸化膜を枠状に除去した後、熱酸化膜２５ｎｍを追加形成し、イオン注入技術によりシリコン酸化膜をマスクにしてＮ型エピタキシャル層３にボロンイオンを注入する。その後、熱処理を施して、セル部周辺にＰ型ウエル２３を形成する（図３を参照）。再度、５００ｎｍ程度の熱酸化膜処理を施した後、写真製版技術及びエッチング技術によりセル部のＮ型エピタキシャル層３表面のシリコン酸化膜を除去する。これにより、Ｎ型エピタキシャル層３のセル部周縁部近傍にフィールド酸化膜２１を形成する（図３を参照）。次に、ＣＶＤ（Chemical Vapor Deposition）法により、Ｎ型エピタキシャル層３上及びフィールド酸化膜２１上に厚いシリコン酸化膜３５を形成する。写真製版技術及びエッチング技術により、トレンチ形成予定領域のシリコン酸化膜３５をエッチング除去する。
（２）異方性エッチング技術により、シリコン酸化膜３５をマスクにしてＮ型エピタキシャル層３をエッチングして、幅が０.５μｍ程度で断面が矩形のトレンチ５を形成する。トレンチ５の深さは、その底部が、後工程で形成するＰ型ボディ拡散層の深さよりも深い位置になるように、ここでは１.５μｍとする。
（３）シリコン酸化膜３５を除去する。
（４）例えば、酸素雰囲気、約１１００℃で高温熱酸化処理を施してＮ型エピタキシャル層３の表面に熱酸化膜３７を形成する。これにより、トレンチ５の肩部５ａと底の角部をまるめ、肩部５ａをテーパ形状にする。この高温熱酸化処理はトレンチ５の側面及び底部のドライクリーニングもかねる。肩部５ａをまるめるのは、周辺部のポリシリコン引出し部の肩部での絶縁性を向上させる効果がある（図３を参照）。また、トレンチ５の底部の角をまるめるのは、後工程で形成するゲート絶縁膜の絶縁性を向上させる効果がある。高温熱酸化処理の他の方法として、例えば、水素雰囲気、約９５０℃で熱処理を行なってもよい。
（５）熱酸化膜３７を除去する。
（６）セル部のＮ型エピタキシャル層３が露出されている状態で、熱酸化処理を施してシリコン酸化膜からなるゲート絶縁膜７を形成する。ここではゲート絶縁膜７上は膜厚３０ｎｍに形成した。
（７）ＣＶＤ法により、ゲート絶縁膜７上にリンをドープしたポリシリコン膜３９を形成する。トレンチ５内部はポリシリコン膜３９で充填される。ここではリンドープポリシリコン膜３９を形成したが、ノンドープポリシリコン膜を形成した後にリンをドープするようにしてもよい。
（８）写真製版技術により、ポリシリコン引出し部（図３を参照）になる箇所を覆うレジストパターンを形成する。そのレジストパターンをマスクにして、ポリシリコン膜３９に対してエッチング処理を施して、セル部のトレンチ５外のポリシリコン膜３９を除去してトレンチ５内にポリシリコンからなるゲート電極９を形成する。ここで、セル部のトレンチ５外のポリシリコン膜３９を完全に除去する上で、ウエハ面内のポリシリコン膜３９の膜厚差、エッチングレート差を考慮し、なおかつ変動も考慮して、セル部のトレンチ５外のポリシリコン膜３９を除去した後もエッチングを継続し、トレンチ５を充填している上部部分のポリシリコン膜３９も一部除去する程度の時間でエッチングする必要がある。ここでは、ゲート電極９のリセス深さ（Ｎ型エピタキシャル層３表面からのエッチング深さ）を０.４μｍとする。この段階で、Ｎ型エピタキシャル層３上及びトレンチ５の肩部５ａ上にゲート絶縁膜７上が残存している。
（９）Ｎ型エピタキシャル層３上及びトレンチ５の肩部５ａ上のゲート絶縁膜７を除去する。熱酸化処理を施して、Ｎ型エピタキシャル層３表面及びゲート電極９上面にキャップ酸化膜４１を２５ｎｍ程度の膜厚に形成する。ここで、ゲート絶縁膜７を除去せずに追加酸化処理によってキャップ酸化膜４１を形成してもよい。
（１０）写真製版技術により、セル部に開口部をもつレジストパターン（図示はしない）を形成する。イオン注入技術により、そのレジストパターンをマスクにして、Ｎ型エピタキシャル層３にボロンイオンを注入する。レジストパターンを除去した後、熱拡散処理を施してＰ型ボディ拡散層１１を形成する。例えば、ボロンイオンを３０〜８０ｋｅＶのエネルギー、５.０×１０12〜５.０×１０13／ｃｍ2のドーズ量の条件で注入し、１０５０〜１１００℃、数十分の熱拡散処理を行なうことで、Ｐ型ボディ拡散層１を０.６〜１.４μｍ程度の深さに形成することができる。Ｐ型ボディ拡散層１１の深さは、トレンチ５より浅く、ポリシリコンゲート上部より深くなるように形成する。ここでは、１.１μｍとする。
（１１）写真製版技術により、セル部に開口部をもつレジストパターン（図示はしない）を形成する。キャップ酸化膜４１を除去する。
（１２）イオン注入技術により、そのレジストパターンをマスクにして、Ｎ型エピタキシャル層３にリン又はヒ素を注入する。レジストパターンを除去した後、熱拡散処理を施してＮ型ソース拡散層１３を形成する。例としてヒ素を注入する場合で説明すると、ヒ素を３０〜１００ｋｅＶのエネルギー、１.０×１０15〜５.０×１０16／ｃｍ2のドーズ量の条件で注入し、１０００〜１１００℃で数十分の熱拡散処理を行なうことで、Ｎ型ソース拡散層１３を０.４５〜０.７μｍ程度の深さに形成することができる。そして、熱拡散処理に引き続き、Ｎ型エピタキシャル層３表面及びゲート電極９上面に２５ｎｍ程度の熱酸化膜４３を形成する。Ｎ型ソース拡散層１３の形成深さは、トレンチ５より浅く、ゲート電極９上面より深く、かつＰ型ボディ拡散層１１より浅くなるように形成する。ここでは、Ｎ型ソース拡散層１３の形成深さは０.５μｍとする。
（１３）ＣＶＤ法により、熱酸化膜４３上全面にＮＳＧ（Non-dope Silicon Glass）膜を２５０ｎｍ程度の膜厚に形成し、熱酸化膜４３とＮＳＧ膜の積層膜からなるシリコン酸化膜１８ａを形成する。
（１４）ＣＶＤ法により、シリコン酸化膜１８ａ上にシリコン窒化膜１８ｂを３０ｎｍ程度の膜厚に形成する。これにより、シリコン酸化膜１８ａとシリコン窒化膜１８ｂの積層膜からなる層間絶縁膜１８が形成される。
（１５）ＣＶＤ法により、シリコン窒化膜１８ｂ上にＮＳＧ膜とＢＰＳＧ膜の積層膜からなるシリコン酸化膜４５を８００ｎｍ程度の膜厚に形成する。シリコン酸化膜４５は第２層間絶縁膜２７（図３を参照）となる膜である。
（１６）写真製版技術により、ゲート電極９の引出し部を覆うレジストパターン（図示せず）を形成する。例えばＢＨＦ等を用いたウエットエッチングにより、そのレジストパターンをマスクにしてシリコン酸化膜４５をエッチング除去して、ゲート電極９の引出し部を覆う第２層間絶縁膜２７（図３を参照）を形成する。この状態で、ゲート電極９上には層間絶縁膜１８が残っている。上記レジストパターンを除去する。写真製版技術によりソーストレンチ形成予定領域に開口部をもつレジストパターン（図示せず）を形成する。エッチング技術により、そのレジストパターンをマスクにして層間絶縁膜１８を除去し、層間絶縁膜１８にソーストレンチ形成予定領域に対応する開口部を形成する。その後、レジストパターンを除去する。
（１７）反応性イオンエッチング等の異方性エッチング技術により、層間絶縁膜１８をマスクにしてＮ型エピタキシャル層３の表面側の一部分を除去してソーストレンチ１４を形成する。ソーストレンチ１４の形成深さはＮ型ソース拡散層１３よりも深くなるようにする。ここでは、ソーストレンチ１４の形成深さは０.６μｍとする。
（１８）イオン注入技術により、層間絶縁膜１８をマスクにして、ソーストレンチ１４の底部のＰ型ボディ拡散層１１に例えばＢＦ2イオンを注入する。例えば、注入エネルギーは３０〜６０ｋｅＶ、ドーズ量は１.０×１０15〜３.０×１０15程度の条件で注入し、好ましくは０度の注入角度でイオン注入を行なう。例えば、８５０〜９５０℃で数十分程度の条件で熱拡散処理を施して、Ｐ型ボディ拡散層１１のオーミック接合がとれるように、Ｐ型コンタクト拡散層１５を形成する。
（１９）図３を参照して説明すると、ゲート電極９の引出し部で、ゲート電極９が後工程で形成するゲート電極用金属膜３１とコンタクトが取れるように、フィールド酸化膜２１上でゲート電極９上の第２層間絶縁膜２７及び層間絶縁膜１８に接続孔２９を形成する。スパッタ法により例えばＴｉとＴｉＮからなるバリアメタル１６を堆積した後、ＲＴＡ（Rapid Thermal Annealing）法によりシリサイド化する。
（２０）ＣＶＤ法等により、タングステンを堆積する。そして、タングステン及びバリアメタル１６に対してエッチバックすることにより、ソーストレンチ１４内にタングステンプラグ１７を形成する（図３も参照）。
スパッタ法により、例えばＡｌＳｉやＡｌＳｉＣｕなどのアルミニウム系金属膜を堆積する。そのアルミニウム系金属膜をパターニングして、ソース電極膜１９及びゲート電極用金属膜３１を形成する（図１及び図３を参照）。ソース電極膜１９及びゲート電極用金属膜３１の抵抗成分を減らすためには膜厚が厚いほど好ましく、例えば４〜６μｍ程度に形成する。その後、ソース電極膜１９及びゲート電極用金属膜３１の保護として、ＰＳＧや窒化膜などのカバー膜を堆積し、写真製版技術及びエッチング技術により、パッド開口部を形成する（図示は省略）。最後に、Ｎ型単結晶シリコン基板１の裏面を所望の厚さ分だけ研削し、数種類のメタルを蒸着することで、ドレイン電極を形成する（図示は省略）。
図１３は半導体装置の他の実施例のセル部分を示す断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１に示した実施例と異なる点は、トレンチ５内のゲート電極９上に形成された層間絶縁膜１９の凹部にバリアメタル１６及びタングステンプラグ１７（金属材料）が残存している点である。この実施例は、図１及び図５から図１２を参照して説明した上記製造方法の実施例の上記工程（２０）で、タングステン及びバリアメタル１６に対するエッチバック量を調整することにより形成することができる。
トレンチ５内のゲート電極９上に形成された層間絶縁膜１８上の凹部にバリアメタル１６及びタングステンプラグ１７が残存していることにより、平坦性が増し、ソース電極膜１９のカバレッジが向上する。さらに、バリアメタル１６及びタングステンプラグ１７も含めてトレンチ５上のソース電極膜１９の厚みが増し、ソース抵抗が改善される。
図１４は図１３の実施例の断面構造を示すＳＥＭ（走査型電子顕微鏡）写真である。従来技術では図２０に示したようにボイド４９がソース電極膜１９内に発生していたが、図１４に示すように、この実施例ではソース電極膜１９内にボイドは発生していないの
がわかる。
図１及び図５から図１２を参照して説明した上記製造方法の実施例では、トレンチ５の肩部５ａにテーパ形状を形成するために熱酸化処理を用いている（上記工程（４）を参照）が、本発明の製造方法はこれに限定されるものではない。
図１５は製造方法の他の実施例の工程の一部を説明するための断面図である。
（１）図５（１）を参照して説明した上記工程（１）と同じ工程により、トレンチ形成予定領域に開口部をもつシリコン酸化膜３５を形成する。
（２）ケミカルドライエッチング等の等方性エッチング技術により、シリコン酸化膜３５をマスクにしてＮ型エピタキシャル層３をエッチングして、トレンチ用の凹部５ｂを形成する。
（３）異方性エッチング技術により、シリコン酸化膜３５をマスクにしてＮ型エピタキシャル層３をエッチングして、トレンチ５を形成する。これにより、肩部５ａにテーパ形状をもつトレンチ５を形成することができる。
その後、図１及び図５から図１２を参照して説明した上記製造方法の工程（４）以降と同じ工程を行なうことによりパワーＭＯＳＦＥＴを形成する。ただし、トレンチ５の角部をまるめるための工程（４）及び（５）は行なう。
また、上記工程（９）で、図１６に示すように、Ｎ型エピタキシャル層３表面及びゲート電極９上面にキャップ酸化膜４１を形成した後、シリコン酸化膜の堆積及びエッチバック処理を施して、図１６に示すように、サイドウォール４７を形成する工程を含むようにしてもよい。
このように、上記工程（１０）でＰ型ボディ拡散層１１を形成する前に、トレンチ５の肩部５ａの側壁にサイドウォール４７を形成しておくことにより、上記工程（１０）でＰ型ボディ拡散層１１を形成するためのボロン注入時にゲート電極９に肩部５ａからのボロンが入らないようにすることができる。これにより、ゲート電極９の深さ方向の不純物濃度分布を均一にすることができる。
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例ではＮチャネル型のパワーＭＯＳＦＥＴに本発明を適用しているが、Ｐ型半導体基板を用い、実施例とは反対導電型でパワーＭＯＳＦＥＴを作成するようにすれば、Ｐチャネル型パワーＭＯＳＦＥＴにも本発明を適用できる。そして、シリコン基板とエピタキシャル成長層が互いに異なる導電型のものを使用すれば、ＩＧＢＴ（Insulated gate bipolar mode transistor）にも適用できる。
また、セルの配置は、図２に示したように格子状に配置したものに限定されるものではなく、図１７に示すように千鳥配置であってもよいし、ストライプ構造であってもよい。ストライプ構造の場合、ソーストレンチ１４は、ホール形状でもストライプ形状でもよい。また、セルの平面形状は、矩形のみではなく、円形でもよい。
また、上述した実施例では各絶縁膜は１例のみしか例示していないが、他の種類の絶縁膜を使用してもよい。
また、バリアメタル１６、タングステンプラグ１７、ソース電極膜１９、ゲート電極用金属膜３１等の金属材料も各種の導電性材料を使用することができる。
また、Ｐ型ボディ拡散層１１とＮ型ソース拡散層１３は、トレンチ５の形成前に形成してもよい。
また、接続孔２９のホールはストライプ形状であってもよい。接続孔２９の径又はストライプ幅をソーストレンチ幅とほぼ同じにして、タングステンプラグが十分残るようにしてもよい。その場合は、チップ面積縮小の効果が得られ、さらにゲート電極用金属膜の平坦性が向上する。
また、半導体基板としてシリコン基板１上にエピタキシャル成長層３を形成したものを用いているが、半導体基板はシリコン基板表面に不純物拡散層を形成したものであってもよい。また、シリコン基板のみならず、ＳｉＣ基板等の半導体基板も用いることができる。
また、トレンチ５の底部の形状は、Ｕ字型の形状のものを例示したが、矩形でも、Ｖ字でもよい。
半導体装置の一実施例のセル部分を示す断面図である。 同実施例のセル部を示す平面図である。 同実施例のポリシリコン引出し部を含む断面図である。 同実施例の全体を示す平面図である。 製造方法の一実施例を説明するための工程断面図の最初である。 同実施例の続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 半導体装置の他の実施例のセル部分を示す断面図である。 同実施例の断面構造を示す顕微鏡写真である。 製造方法の他の実施例の工程の一部を説明するための断面図である。 製造方法のさらに他の実施例の工程の一部を説明するための断面図である。 半導体装置のさらに他の実施例のセル部を示す平面図である。 半導体装置の従来例のセル部分を示す断面図である。 半導体装置の他の従来例のセル部分を示す断面図である。 図１８に示した従来例の断面構造を示す顕微鏡写真である。
符号の説明
１ Ｎ型単結晶シリコン基板
３ Ｎ型エピタキシャル層
５ トレンチ
７ ゲート絶縁膜
９ ゲート電極
１１ Ｐ型ボディ拡散層
１３ Ｎ型ソース拡散層
２３ Ｐウエル

Claims (10)

  1. ドレインを構成する半導体基板と、前記半導体基板の表面に形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、前記半導体基板の表面側に前記トレンチに隣接して前記トレンチよりも浅く形成されたボディ拡散層と、前記半導体基板の表面に前記トレンチ及び前記ボディ拡散層に隣接して前記ボディ拡散層よりも浅く形成されたソース拡散層と、前記ゲート電極上に形成された層間絶縁膜と、前記ゲート電極とは絶縁され前記ボディ拡散層及び前記ソース拡散層と電気的に接続されて前記半導体基板上に形成された金属材料からなるソース電極膜をもつパワーＭＯＳＦＥＴを備えた半導体装置において、
    前記ゲート電極の上面及び前記層間絶縁膜の上面は前記トレンチ内で前記半導体基板の表面よりも落ち込んで形成されており、
    前記トレンチの半導体基板表面部分がテーパ形状に形成されていることを特徴とする半導体装置。
  2. 前記ゲート電極のポリシリコンは一部分が前記半導体基板上に引き出されており、前記半導体基板上に引き出された前記ポリシリコン部分の上で前記層間絶縁膜と前記ソース電極膜の間に第２層間絶縁膜が形成されている請求項１に記載の半導体装置。
  3. 前記層間絶縁膜はシリコン窒化膜を含んでいる請求項１又は２に記載の半導体装置。
  4. 前記層間絶縁膜は前記ゲート電極上から前記トレンチの半導体基板表面部分にわたって配置されて表面に凹部が形成されており、その凹部に金属材料が埋め込まれている請求項１から３のいずれか一項に記載の半導体装置。
  5. ドレインを構成する半導体基板と、前記半導体基板の表面に形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、前記半導体基板の表面側に前記トレンチに隣接して前記トレンチよりも浅く形成されたボディ拡散層と、前記半導体基板の表面に前記トレンチ及び前記ボディ拡散層に隣接して前記ボディ拡散層よりも浅く形成されたソース拡散層と、前記ゲート電極上に形成された層間絶縁膜と、前記ゲート電極とは絶縁され前記ボディ拡散層及び前記ソース拡散層と電気的に接続されて前記半導体基板上に形成された金属材料からなるソース電極膜をもつパワーＭＯＳＦＥＴを備えた半導体装置の製造方法において、
    半導体基板に、半導体基板表面部分にテーパ形状をもつトレンチを形成するトレンチ形成工程と、
    前記トレンチ内にポリシリコンを埋め込んだ後、前記ポリシリコンの上面側の一部分をエッチング除去して、上面が前記半導体基板の表面よりも落ち込んでいる前記ポリシリコンからなるゲート電極を形成するゲート電極形成工程と、
    前記ゲート電極上に、上面が前記半導体基板の表面よりも落ち込んでいる前記層間絶縁膜を形成する層間絶縁膜形成工程と、
    前記半導体基板上及び前記層間絶縁膜上にソース電極膜を形成するソース電極膜形成工程と、をその順に含むことを特徴とする製造方法。
  6. 前記ゲート電極形成工程で、前記ポリシリコンの一部分を前記半導体基板上に引き出して残存させておき、
    前記層間絶縁膜形成工程と前記ソース電極膜形成工程の間に、前記半導体基板上に引き出された前記ポリシリコン部分の上の前記層間絶縁膜上に第２層間絶縁膜を形成する第２層間絶縁膜形成工程を含み、
    前記ソース電極膜形成工程で前記半導体基板上、前記層間絶縁膜上及び前記第２層間絶縁膜上に前記ソース電極膜を形成する請求項５に記載の製造方法。
  7. 前記層間絶縁膜形成工程で前記層間絶縁膜としてシリコン窒化膜を含んでいるものを形成する請求項５又は６に記載の製造方法。
  8. 前記層間絶縁膜形成工程で前記層間絶縁膜を前記ゲート電極上から前記トレンチの半導体基板表面部分にわたって配置して前記層間絶縁膜の表面に凹部を形成し、
    前記層間絶縁膜形成工程と前記ソース電極膜形成工程の間に、前記凹部に金属材料を埋め込む工程を含む請求項５から７のいずれか一項に記載の製造方法。
  9. 前記トレンチ形成工程は、前記半導体基板にトレンチを形成した後、熱酸化処理を施して前記トレンチの半導体基板表面部分をテーパ形状にする工程を含む請求項５から８のいずれか一項に記載の製造方法。
  10. 前記トレンチ形成工程は、等方性エッチングにより前記半導体基板のトレンチ形成予定領域に凹部を形成した後、その凹部よりも小さい幅でその凹部よりも深くトレンチを形成する工程を含む請求項５から８のいずれか一項に記載の製造方法。
JP2006318931A 2006-09-15 2006-11-27 半導体装置及びその製造方法 Pending JP2008098593A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006318931A JP2008098593A (ja) 2006-09-15 2006-11-27 半導体装置及びその製造方法
US11/901,172 US7745877B2 (en) 2006-09-15 2007-09-13 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006251621 2006-09-15
JP2006318931A JP2008098593A (ja) 2006-09-15 2006-11-27 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008098593A true JP2008098593A (ja) 2008-04-24

Family

ID=39381082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006318931A Pending JP2008098593A (ja) 2006-09-15 2006-11-27 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7745877B2 (ja)
JP (1) JP2008098593A (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295778A (ja) * 2008-06-05 2009-12-17 Nippon Inter Electronics Corp 縦型トレンチｍｏｓｆｅｔの製造方法
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
JP2012009671A (ja) * 2010-06-25 2012-01-12 Panasonic Corp 半導体装置およびその製造方法
WO2013168796A1 (ja) * 2012-05-11 2013-11-14 ローム株式会社 半導体装置および半導体装置の製造方法
US8610191B2 (en) 2010-01-14 2013-12-17 Samsung Electronics Co., Ltd. Semiconductor devices and dynamic random access memory devices including buried gate pattern with high-k capping layer
JP5741584B2 (ja) * 2010-08-03 2015-07-01 住友電気工業株式会社 半導体装置の製造方法
JP2015230932A (ja) * 2014-06-04 2015-12-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2016013471A1 (ja) * 2014-07-23 2016-01-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2017059817A (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および製造方法
JP2018125326A (ja) * 2017-01-30 2018-08-09 サンケン電気株式会社 半導体装置
JP2019062126A (ja) * 2017-09-27 2019-04-18 株式会社デンソー 炭化珪素半導体装置
JP2020035892A (ja) * 2018-08-30 2020-03-05 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2020129682A (ja) * 2018-05-24 2020-08-27 ローム株式会社 半導体装置
JP2020129622A (ja) * 2019-02-08 2020-08-27 富士電機株式会社 半導体装置の製造方法
JP2021044517A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11164968B2 (en) 2019-03-15 2021-11-02 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US11189709B2 (en) 2014-11-18 2021-11-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2022071220A (ja) * 2016-10-17 2022-05-13 富士電機株式会社 半導体装置
JP2022140659A (ja) * 2018-03-16 2022-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2023044581A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置
JP2023049845A (ja) * 2021-09-29 2023-04-10 株式会社デンソー 半導体装置およびその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP5694119B2 (ja) 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9076838B2 (en) 2013-09-13 2015-07-07 Infineon Technologies Ag Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing
US9385228B2 (en) * 2013-11-27 2016-07-05 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9553179B2 (en) 2014-01-31 2017-01-24 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier structure
US10505028B2 (en) 2015-09-16 2019-12-10 Fuji Electric Co., Ltd. Semiconductor device including a shoulder portion and manufacturing method
US11205720B2 (en) 2019-05-30 2021-12-21 Rohm Co., Ltd. Semiconductor device with contact plugs
JP7381425B2 (ja) * 2020-09-11 2023-11-15 株式会社東芝 半導体装置及びその製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63181330A (ja) * 1987-01-23 1988-07-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH0358485A (ja) * 1989-07-27 1991-03-13 Oki Electric Ind Co Ltd 縦型ｍｏｓｆｅｔ装置の製造方法
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001351895A (ja) * 2000-06-09 2001-12-21 Denso Corp 半導体装置の製造方法
JP2003101027A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
JP2004518292A (ja) * 2001-01-23 2004-06-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ・ゲート半導体装置の製造
JP2005209807A (ja) * 2004-01-21 2005-08-04 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2006060184A (ja) * 2004-07-23 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2006196876A (ja) * 2004-12-14 2006-07-27 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置およびその製造方法
JP2008042166A (ja) * 2006-07-12 2008-02-21 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JP2001085685A (ja) 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
US6580123B2 (en) 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP2002184784A (ja) 2000-12-18 2002-06-28 Ricoh Co Ltd 縦型二重拡散ｍｏｓｆｅｔとその製造方法
KR100485855B1 (ko) * 2001-02-01 2005-04-28 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP4618766B2 (ja) * 2003-10-01 2011-01-26 ローム株式会社 半導体デバイス

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63181330A (ja) * 1987-01-23 1988-07-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH0358485A (ja) * 1989-07-27 1991-03-13 Oki Electric Ind Co Ltd 縦型ｍｏｓｆｅｔ装置の製造方法
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001351895A (ja) * 2000-06-09 2001-12-21 Denso Corp 半導体装置の製造方法
JP2004518292A (ja) * 2001-01-23 2004-06-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ・ゲート半導体装置の製造
JP2003101027A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
JP2005209807A (ja) * 2004-01-21 2005-08-04 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2006060184A (ja) * 2004-07-23 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2006196876A (ja) * 2004-12-14 2006-07-27 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置およびその製造方法
JP2008042166A (ja) * 2006-07-12 2008-02-21 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置及びその製造方法

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295778A (ja) * 2008-06-05 2009-12-17 Nippon Inter Electronics Corp 縦型トレンチｍｏｓｆｅｔの製造方法
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
US8610191B2 (en) 2010-01-14 2013-12-17 Samsung Electronics Co., Ltd. Semiconductor devices and dynamic random access memory devices including buried gate pattern with high-k capping layer
JP2012009671A (ja) * 2010-06-25 2012-01-12 Panasonic Corp 半導体装置およびその製造方法
JP5741584B2 (ja) * 2010-08-03 2015-07-01 住友電気工業株式会社 半導体装置の製造方法
US9508803B2 (en) 2012-05-11 2016-11-29 Rohm Co., Ltd. Semiconductor device and method for producing semiconductor device
WO2013168796A1 (ja) * 2012-05-11 2013-11-14 ローム株式会社 半導体装置および半導体装置の製造方法
JP2013239489A (ja) * 2012-05-11 2013-11-28 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2015230932A (ja) * 2014-06-04 2015-12-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10079298B2 (en) 2014-07-23 2018-09-18 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2016013471A1 (ja) * 2014-07-23 2016-01-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
CN105849877A (zh) * 2014-07-23 2016-08-10 富士电机株式会社 半导体装置以及半导体装置的制造方法
JPWO2016013471A1 (ja) * 2014-07-23 2017-04-27 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11189709B2 (en) 2014-11-18 2021-11-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2021082838A (ja) * 2015-09-16 2021-05-27 富士電機株式会社 半導体装置および製造方法
JP7284202B2 (ja) 2015-09-16 2023-05-30 富士電機株式会社 半導体装置の製造方法
JP2024144756A (ja) * 2015-09-16 2024-10-11 富士電機株式会社 パワー半導体装置の製造方法およびパワー半導体装置
JP2017059817A (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および製造方法
JP2022071220A (ja) * 2016-10-17 2022-05-13 富士電機株式会社 半導体装置
JP7649272B2 (ja) 2016-10-17 2025-03-19 富士電機株式会社 半導体装置
JP2018125326A (ja) * 2017-01-30 2018-08-09 サンケン電気株式会社 半導体装置
JP2019062126A (ja) * 2017-09-27 2019-04-18 株式会社デンソー 炭化珪素半導体装置
JP2022140659A (ja) * 2018-03-16 2022-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7487756B2 (ja) 2018-03-16 2024-05-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2020129682A (ja) * 2018-05-24 2020-08-27 ローム株式会社 半導体装置
US12125901B2 (en) 2018-08-30 2024-10-22 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP7263715B2 (ja) 2018-08-30 2023-04-25 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2020035892A (ja) * 2018-08-30 2020-03-05 富士電機株式会社 半導体装置の製造方法および半導体装置
US11569372B2 (en) 2018-08-30 2023-01-31 Fuji Electric Co., Ltd. Semiconductor device
JP2020129622A (ja) * 2019-02-08 2020-08-27 富士電機株式会社 半導体装置の製造方法
US11495679B2 (en) 2019-03-15 2022-11-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US11164968B2 (en) 2019-03-15 2021-11-02 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2021044517A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2023044581A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置
JP7661189B2 (ja) 2021-09-17 2025-04-14 株式会社東芝 半導体装置
JP2023049845A (ja) * 2021-09-29 2023-04-10 株式会社デンソー 半導体装置およびその製造方法
JP7703985B2 (ja) 2021-09-29 2025-07-08 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US7745877B2 (en) 2010-06-29
US20090114982A1 (en) 2009-05-07

Similar Documents

Publication Publication Date Title
JP2008098593A (ja) 半導体装置及びその製造方法
TWI470676B (zh) 在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸
KR100967883B1 (ko) 개선된 드레인 접점을 가진 트렌치 ｄｍｏｓ 디바이스
US9627526B2 (en) Assymetric poly gate for optimum termination design in trench power MOSFETs
US9379216B2 (en) Semiconductor device and method for manufacturing same
JP6092749B2 (ja) 半導体装置及び半導体装置の製造方法
US20120146137A1 (en) Semiconductor device and method of manufacturing semiconductor device
US9722071B1 (en) Trench power transistor
JP2005510881A (ja) オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス
US8921202B2 (en) Semiconductor device and fabrication method thereof
KR101832334B1 (ko) 반도체소자 및 그 제조방법
JPWO2012144147A1 (ja) 縦型ゲート半導体装置およびその製造方法
WO2019007319A1 (zh) 沟槽型功率器件及其制备方法
US20240304680A1 (en) Method of manufacturing semiconductor device
CN108574000A (zh) 半导体装置和半导体装置的制造方法
CN115832019A (zh) 用于沟槽栅极场效应晶体管的场板布置
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
US20100276810A1 (en) Semiconductor device and fabrication method thereof
US20240136411A1 (en) Transistor device and method of fabricating contacts to a semiconductor substrate
US7723784B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP5266829B2 (ja) 半導体装置及びその製造方法
JPH10294456A (ja) 半導体装置
US20100289074A1 (en) Semiconductor device and method of fabricating the same
US20250040222A1 (en) Method of manufacturing semiconductor device
US20240274692A1 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090821

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130122