JPH03196570A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JPH03196570A JPH03196570A JP33744789A JP33744789A JPH03196570A JP H03196570 A JPH03196570 A JP H03196570A JP 33744789 A JP33744789 A JP 33744789A JP 33744789 A JP33744789 A JP 33744789A JP H03196570 A JPH03196570 A JP H03196570A
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- 239000004065 semiconductor Substances 0.000 claims 7
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート型サイリスタ、特に、溝を形成し
、その溝内に絶縁膜を介してゲート電極を設けた絶縁ゲ
ート型サイリスタに関する。
、その溝内に絶縁膜を介してゲート電極を設けた絶縁ゲ
ート型サイリスタに関する。
従来のこの種のサイリスタは、第３図の断面図に示すよ
うに、Ｐ型アノード層（Ｐ型基板）■。
うに、Ｐ型アノード層（Ｐ型基板）■。
Ｎ型ゲート層２．Ｐ型ゲート層３の３層構造に加えるに
、Ｐ型ゲート層３中の表面側に分離した複数箇所のＮ型
カソード層４が設けられており、さらに、Ｎ型カソード
層４とＰ型ゲート層３を貫通してＮ型ゲート層２に達す
る溝２７が形成されて、溝２７内には、溝内壁の絶縁膜
８で絶縁されたゲート電極２９が設けられている。しか
して、Ｐ型アノード層１の露出表面には７ノード電極５
が、またＮ型カソード層４を含むＰ型ゲート層２の露出
表面側にはカソード電極６が設けられており、絶縁ゲー
ト電極２９とカソード電極６との間に加えたスイッチン
グ電圧によりスイッチング動作が行なわれるのである。
、Ｐ型ゲート層３中の表面側に分離した複数箇所のＮ型
カソード層４が設けられており、さらに、Ｎ型カソード
層４とＰ型ゲート層３を貫通してＮ型ゲート層２に達す
る溝２７が形成されて、溝２７内には、溝内壁の絶縁膜
８で絶縁されたゲート電極２９が設けられている。しか
して、Ｐ型アノード層１の露出表面には７ノード電極５
が、またＮ型カソード層４を含むＰ型ゲート層２の露出
表面側にはカソード電極６が設けられており、絶縁ゲー
ト電極２９とカソード電極６との間に加えたスイッチン
グ電圧によりスイッチング動作が行なわれるのである。
上述の従来の絶縁ゲート型サイリスクは、通常表面にＭ
ＯＳゲートを形成しており、集積化な進める時に、通常
用いられるトレンチゲート構造にした場合、深い溝を形
成する必要があり、さらに、溝先端での電界集中が起こ
り、耐圧低下をもたらすという欠点があった。例えば、
第３図の様に、溝２７をＮ型ゲート層２に到達する深さ
に形成するには、１ｏｏｏｖ以上の高耐圧サイリスタで
は、Ｐ型ゲート層３の厚さを４μｍ以上にする必要があ
り、溝深さは５〜１０μｍとなるため、溝形成の等方性
イオンエツチングの限界を越えてしまう。
ＯＳゲートを形成しており、集積化な進める時に、通常
用いられるトレンチゲート構造にした場合、深い溝を形
成する必要があり、さらに、溝先端での電界集中が起こ
り、耐圧低下をもたらすという欠点があった。例えば、
第３図の様に、溝２７をＮ型ゲート層２に到達する深さ
に形成するには、１ｏｏｏｖ以上の高耐圧サイリスタで
は、Ｐ型ゲート層３の厚さを４μｍ以上にする必要があ
り、溝深さは５〜１０μｍとなるため、溝形成の等方性
イオンエツチングの限界を越えてしまう。
また、アノード電極に１００ＯＶを印加した際、絶縁ゲ
ート２９の先端は０Ｖ（ＯＮ時でも１０Ｖ）であるため
、Ｎ型ゲート層２とＰ型ゲート層３の間のＰＮ接合面に
発生する電界が溝部２７の先端でゆがめられ電界集中に
よる耐圧低下が起こる。
ート２９の先端は０Ｖ（ＯＮ時でも１０Ｖ）であるため
、Ｎ型ゲート層２とＰ型ゲート層３の間のＰＮ接合面に
発生する電界が溝部２７の先端でゆがめられ電界集中に
よる耐圧低下が起こる。
上記課題に対し本発明では、絶縁ゲート形成の溝の先端
をＰ型ゲート層中で終端させて、Ｎ型ゲート層までは及
ばない。このように、Ｐ型ゲート層に絶縁ゲートが留ま
っていても、Ｍ２Ｓ部のゲート電圧印加時の反転層をＮ
型ゲート層まで到達させるか、または、上記反転層がＮ
型ゲート層まで到達しなくとも、７ノードに電圧を印加
した際に発生する空乏層に反転層を到達させて、スイッ
チングに関与する小数キャリアの注入が行なわ九るので
ある。
をＰ型ゲート層中で終端させて、Ｎ型ゲート層までは及
ばない。このように、Ｐ型ゲート層に絶縁ゲートが留ま
っていても、Ｍ２Ｓ部のゲート電圧印加時の反転層をＮ
型ゲート層まで到達させるか、または、上記反転層がＮ
型ゲート層まで到達しなくとも、７ノードに電圧を印加
した際に発生する空乏層に反転層を到達させて、スイッ
チングに関与する小数キャリアの注入が行なわ九るので
ある。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。第１図にお
いて、−導電型、例えばＰ型の基板１の上に反対導電型
のＮ型ゲート層２．Ｐゲート層３が重ねられ、それから
、Ｐゲート層３０表面側に、複数箇所にＮカソード層４
が設けられていて、Ｐ型基板（Ｐアノード層）１の外側
の面には７ノード電極５、および、Ｎカソード層を含む
Ｐゲート層３の外側表面にはカソード電極６が設けられ
ている。また、Ｎカソード層４を貫通してＰゲート層３
の中で先端が終端する溝７があけられ、この溝内壁の絶
縁膜８で絶縁されたゲート電極９が溝内に設けられてい
る。
いて、−導電型、例えばＰ型の基板１の上に反対導電型
のＮ型ゲート層２．Ｐゲート層３が重ねられ、それから
、Ｐゲート層３０表面側に、複数箇所にＮカソード層４
が設けられていて、Ｐ型基板（Ｐアノード層）１の外側
の面には７ノード電極５、および、Ｎカソード層を含む
Ｐゲート層３の外側表面にはカソード電極６が設けられ
ている。また、Ｎカソード層４を貫通してＰゲート層３
の中で先端が終端する溝７があけられ、この溝内壁の絶
縁膜８で絶縁されたゲート電極９が溝内に設けられてい
る。
このような本発明のサイリスタの７ノード電極に正の電
圧を印加した時、Ｎゲート層２とＰゲート層３との間の
ＰＮ接合が逆バイアスとなり、電流は流れないが、ゲー
ト電極９に正の電圧を印加すると、Ｐゲート層３中のゲ
ート電極９付近に反転層１０が発生し、カソード電極６
から反転層１０を通り、Ｎゲート層２に電子が注入され
サイリスタはＯＮする。このとき、反転層１０がＮ型ゲ
ート層２に達する様に、溝部９の先端がＮゲート層２０
表面に至るまでの距離が２μｍ以下であるようにする。
圧を印加した時、Ｎゲート層２とＰゲート層３との間の
ＰＮ接合が逆バイアスとなり、電流は流れないが、ゲー
ト電極９に正の電圧を印加すると、Ｐゲート層３中のゲ
ート電極９付近に反転層１０が発生し、カソード電極６
から反転層１０を通り、Ｎゲート層２に電子が注入され
サイリスタはＯＮする。このとき、反転層１０がＮ型ゲ
ート層２に達する様に、溝部９の先端がＮゲート層２０
表面に至るまでの距離が２μｍ以下であるようにする。
第２図は本発明の第２の実施例の断面図である。
第２図において、第１図との相異点は、溝部１７の深さ
をより浅くし、７ノード電極５に正の電圧を印加した時
に、Ｎゲート層２とＰゲート層３との間のＰＮ接合を中
心に発生する空乏層１１に反転層１０が達する様に形成
されている。例えば、アノード電極に１００ｖ以上印加
する場合にはＰゲート層３の深さと溝部１７の深さの差
は２〜１０μｍ離れていても、ゲート電極１９に正の電
圧を印加した際にＮカソード層４から反転層１０を通じ
空乏層１１に電子が注入され、サイリスタは導通する。
をより浅くし、７ノード電極５に正の電圧を印加した時
に、Ｎゲート層２とＰゲート層３との間のＰＮ接合を中
心に発生する空乏層１１に反転層１０が達する様に形成
されている。例えば、アノード電極に１００ｖ以上印加
する場合にはＰゲート層３の深さと溝部１７の深さの差
は２〜１０μｍ離れていても、ゲート電極１９に正の電
圧を印加した際にＮカソード層４から反転層１０を通じ
空乏層１１に電子が注入され、サイリスタは導通する。
以上説明したように本発明は、絶縁ゲート電極を溝部に
形成するサイリスタにおいて、その溝部をＰゲート層の
底面までの深さより浅く形成することにより、溝部形成
を容易にし、また、溝部先端での電界集中を緩和できる
ため耐圧低下を防ぐ効果がある。さらには、同一の構造
で電圧変調型トランジスタとしても使用でき、同様の効
果がある。
形成するサイリスタにおいて、その溝部をＰゲート層の
底面までの深さより浅く形成することにより、溝部形成
を容易にし、また、溝部先端での電界集中を緩和できる
ため耐圧低下を防ぐ効果がある。さらには、同一の構造
で電圧変調型トランジスタとしても使用でき、同様の効
果がある。
なお実施例では、−導電型をＰ型、反対導電型をＮ型と
して説明しているが、このＰ型、Ｎ型を反対にしても本
発明がなり立つのはいうまでもない。
して説明しているが、このＰ型、Ｎ型を反対にしても本
発明がなり立つのはいうまでもない。
第１図は本発明の第１の実施例の縦断面図、第２図は本
発明の第２の実施例の縦断面図、第３図は従来の絶縁ゲ
ート型サイリスタの縦断面図である。 ■・・・・・・Ｐ型基板（Ｐアノード層）、２・・・・
・・Ｎゲート層、３・・・・・・Ｐゲート層、４・・・
・・・Ｎカソード層、５・・・・・・７ノード電極、６
・・・・・・カソード電極、７．１７．２７・・・・・
・溝、８・・・・・・絶縁膜、９゜１９．２９・・・・
・・ゲート電極、１０・・・・・・反転層、１１・・・
・・・空乏層。
発明の第２の実施例の縦断面図、第３図は従来の絶縁ゲ
ート型サイリスタの縦断面図である。 ■・・・・・・Ｐ型基板（Ｐアノード層）、２・・・・
・・Ｎゲート層、３・・・・・・Ｐゲート層、４・・・
・・・Ｎカソード層、５・・・・・・７ノード電極、６
・・・・・・カソード電極、７．１７．２７・・・・・
・溝、８・・・・・・絶縁膜、９゜１９．２９・・・・
・・ゲート電極、１０・・・・・・反転層、１１・・・
・・・空乏層。
Claims (1)
- Ｐ型またはＮ型の一導電型半導体基板上に反対導電型の
半導体層とその上に一導電型の半導体層が設けられ、さ
らに前記最上層の一導電型半導体層中に反対導電型の半
導体層が設けられ、それから前記上層の反対導電型半導
体層を貫通して隣接する一導電型半導体層中に先端が終
端する溝が設けられ、この溝内に絶縁膜を介してゲート
電極が設けられていることを特徴とする絶縁ゲート型サ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33744789A JPH03196570A (ja) | 1989-12-25 | 1989-12-25 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33744789A JPH03196570A (ja) | 1989-12-25 | 1989-12-25 | 絶縁ゲート型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196570A true JPH03196570A (ja) | 1991-08-28 |
Family
ID=18308720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33744789A Pending JPH03196570A (ja) | 1989-12-25 | 1989-12-25 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196570A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977570A (en) * | 1995-07-19 | 1999-11-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6693310B1 (en) | 1995-07-19 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| JP2014531772A (ja) * | 2011-09-29 | 2014-11-27 | パカル テクノロジーズ エルエルシー | ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 |
-
1989
- 1989-12-25 JP JP33744789A patent/JPH03196570A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| US5977570A (en) * | 1995-07-19 | 1999-11-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6265735B1 (en) * | 1995-07-19 | 2001-07-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6445012B2 (en) | 1995-07-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6693310B1 (en) | 1995-07-19 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6867437B2 (en) | 1995-07-19 | 2005-03-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6897493B2 (en) | 1995-07-19 | 2005-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7253031B2 (en) | 1995-07-19 | 2007-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP2014531772A (ja) * | 2011-09-29 | 2014-11-27 | パカル テクノロジーズ エルエルシー | ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 |
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