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JPS61100966A - ターンオフ形パワ半導体素子およびその製造方法 - Google Patents

ターンオフ形パワ半導体素子およびその製造方法

Info

Publication number
JPS61100966A
JPS61100966A JP60231462A JP23146285A JPS61100966A JP S61100966 A JPS61100966 A JP S61100966A JP 60231462 A JP60231462 A JP 60231462A JP 23146285 A JP23146285 A JP 23146285A JP S61100966 A JPS61100966 A JP S61100966A
Authority
JP
Japan
Prior art keywords
cathode
layer
region
gate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60231462A
Other languages
English (en)
Inventor
ブルーノ・ブロイヒ
イエンス・ゴブレヒト
ペーター・ログヴイラー
ヤン・フオーボリル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BBC Brown Boveri AG Switzerland
Original Assignee
BBC Brown Boveri AG Switzerland
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BBC Brown Boveri AG Switzerland filed Critical BBC Brown Boveri AG Switzerland
Publication of JPS61100966A publication Critical patent/JPS61100966A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D12/211—Gated diodes
    • H10D12/212—Gated diodes having PN junction gates, e.g. field controlled diodes
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

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  • Thyristors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ターンオフ形パワ半導体素子、例えば特許請
求の範囲第１項記載の上位概念に記載の電界制御サイリ
スタおよびその製造方法に関する。
この種の素子は、例えばドイツ連邦共和国特許出願公開
第２８５５５４６号公報に記載されている。
電界制御パワ半導体素子は、種々異なった構造および種
々異なった名称として知られている。
これら周知の素子は主として２つの異なった機能を有す
るものに分けられる。すなわち例えばＭＯＳＦＥＴまた
は多数キャリヤ導体路を有するＪＦＥＴ型の電界効果ト
ランジスタのようなユニポーラ構造のもの並びに例えば
電界制御サイリスクＦＣＴ（旦１ｅｌｄ　Ｃｏｎｔｒｏ
ｌｌｅｄ　Ｔｈｙｒｉｓ−ｔｏｒ　）または静止形誘導
サイリスタ５ＩＴ（Ｓｔａｔ　ｉ６↓ｎｄｕｃｔｉｏｎ
　Ｔｈｙｒｉｓｔｏｒ　）　ノようナノマイポーラキャ
リヤ注入型の素子である。
高い電力の領域において使用するために、物理学上の理
由から殊に後者のバイポーラ構造が重要である。この構
造のものの動作は、冒頭に挙げた刊行物並びにドイツ連
邦共和国特許出願公開第３００２５２６号公報に詳細に
記載されている。
さらに関連の刊行物は、ドイツ連邦共和国特許出願公開
第２９３２０４３号公報、ドイツ連邦共和国特許出願公
開第２８２４１３３号公報、ＩＥＥＥトランザクション
ＥＤ−２９１’１９８２年）１５６０、ＩＥＤＭテクニ
カルダイゼスト、１９８４年、４３９、および戸−〇ソ
バ特許出願公開第０１２１０６８号公報である。
従来の構造のものの動作は通例、制御のためにＪＦＥＴ
原理の使用に基いている。すなわち精密に分割されたゲ
ートまたは制御帯域において負のゲート電圧の印加によ
ってキャリヤ空乏化領域が生じ、この領域はゲート電圧
の上昇に伴って電流を導くチャネル領域に拡がりかつ最
終的にチャネル領域を段々に狭くしていって電流の流れ
を阻止する。
この狭隘化過程（テプレツション）に、素子に印加され
るアノード電圧が対抗作用をするので、アノード電圧の
上昇の際に阻止ないし遮断するためにはゲート電圧も増
加してやることが必要である。アノード電圧と阻止のた
めに必要なゲート電圧との比はブロックゲインと称され
る。
ところでこのブロックゲインとゲート帯域の幾何学的配
置およびレイアウトとの間には、印加されるゲート電圧
を用いて所定の電圧を阻止するために電界制御されるチ
ャネルによるＶゝ支支配上阻止しなければならないこと
から生じる緊密な関係がある。
ｎドーピングされたチャネルを有するＪＦＥＴ形構造に
おける正の空間電荷は、阻止状態において所属の電位面
の正の湾曲作用をする。しかし電子の、カンード側のｎ
　工（ツタからチャネルへの注入を妨げるために、この
個所における電位は、零より大きくてはならない。この
ことはチャネルにおいてアキシャル方向における電位面
の湾曲を打ち消すことができるときに実現することがで
きる。
この目的のために公知の素子では、ｐ　ケート領域にお
ける負のゲート電圧によって相応の大きさの正の湾曲成
分がラテラル方向において発生されなければならない。
発明が解決しようとする問題点 しかしこの成分の値は、ゲート電圧の他に実質的に隣接
するゲート領域の間隔によって決められる。その結果と
して公知の形式の構造においてはブロックゲインを高め
るには原理的には、ゲート領域間の間隔を低減すること
でしか、すなわちゲート−カソード構造の一層精密な分
割によってしか実現することができないことになる。
そこで本発明の課題は、従来の形式の電界制御す°イリ
スタに比べて、ゲート−カソード幾何学的構造を変えな
いことを前提として著しく高められたブロックゲインを
有する電界制御サイリスタを提供することである。
問題点を解決するための手段 この課題は、冒頭に述べた形式のサイリスタにおいて本
発明によれば特許請求の範囲第１項の特徴事項に記載の
構成によって解決される。
発明の作用および効果 本発明の要点は、ｎチャネルにおける電位面の必要な負
の湾曲を次のようにして発生することにある。すなわち
ヨーロッパ特許出願公開第０１２１０６８号公報に記載
のバーチカル構造のカソード表面を有する電界制御サイ
リスタにおいて、ゲート領域を溝の側壁にわたっても延
在しかつ付加的にまたはこのことに対して選択的に２つ
のゲート領域の間に低くｎドーピングされた中間層をチ
ャネル領域に設けるのである。
ｎ導電形カソード構造とｐ導電形のゲート領域との間に
溝の側壁に生じるｐｎ接合は、ゲート−カソード電圧を
遮断することができるように構成されなければならない
。そうすれば負の阻止電圧の印加の際負荷電流が阻止さ
れかつアノード電圧が遮断される。ｐ中間層の厚さおよ
びドーピング濃度は、比較的小さなアノード電圧および
ゲート接点の開放時においても既に。
相応の空間電荷帯域かｎ　工くツタに到達し、それによ
りサイリスクを導通切換するように選択される。
実施９例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。
第１図には、バーチカル構造のカソード、面を有するサ
イリスタが図示されている。このサイリスタは、ｐ　ド
ーピングされたアノード層６、この層の上にあるｎ−ド
ーピングされたチャネル層５およびカソード側において
交互に配置されたｐドーピングされたゲート領域８とｎ
＋ドーピングされたカソード領域３とから構成されてい
る精密に分割されているゲート−カソード構造を有する
。負荷電流の供給に対して１通例のように蒸着金属層と
して実現されているカソード接点１およびアノード接点
７が設けられている。
個別カソード領域３は、深い溝１０によって相互に分離
されている。ゲート接点２は、溝１０の底に設けられて
おりかつｐドーピングされたゲート領域８は溝の底にも
溝の壁にも延在している。
負のゲート電圧ＵＧＫをゲート接点２に印加することに
よってゲート領域８とチャネル層５との間のｐｎ接合に
、ゲート領域のチャネル領域に拡がりかつアノード層６
とカソード領域３との間を流れる電流を、それが遮断さ
れるまで狭めるテプレツション領域が生じる。その際本
素子において全体のアノード電圧ＵＡＫが降下する。比
ＵＡＫ／ＵＧＫ”βは、ブロックゲインである。βは、
複雑な方法で、素子の厚さ、チャネル層５におゆるドー
ピング濃度、カソード領域３の幅ｘＥおよび比Ｌ／Ｂの
ような種々の・ぐラメータに依存している。その際りは
、カソード領域３とチャネル層５との接合部と、溝１０
におけるゲート領域８とチャネル層５との接合部との間
の垂直方向の距離である。Ｂは、溝１０の壁におけるゲ
ート領域８の、チャネル層５に対する接合部の、隣接す
る同じ接合部間の距離である。
第１図に図示の本発明の構成によって、ゲート−カソー
ド幾何学形状を従来のサイリスタに比して実質的に変更
する必要なしに、極めて高いブロックゲインが得られる
： すなわち第８図に示すように、第１図の構成においてカ
ソード領域３の幅ＸＥ　’ｋ　３０μｍ　とし、素子の
厚さｅ３００μとし、チャネル層５におけるｎドーピン
グ濃度ｔ３．５Ｘ１０　　ｃｍ（＝１５０ΩｃＩｎ）と
し、かつアノードＵＡＫが１６００Ｖの場合１００以上
のブロックゲインが得られる。その際一方における溝の
深さＹＧと、他方におけるゲート領域８とチャネル層５
とのｐｎ接合の栗さｘｐとが重要である。
第８図には一溝の深さＹＧについて、パラメータｘｐ金
値ｘｐ＝５μｍとした場合と、値Ｘｐ＝１０μｍとした
場合とにブロックゲインβがどのように変化するかが示
されている。ｘｐが大きくなると、すなわちカソード領
域３の下方のｎチャネルの幅が狭くなると、ｘｐが小さ
い場合に比して大きなブロックゲインβが得られること
がわかる。ＹＧ＝　２０μｍおよびＸｐ＝８μｍに対し
て、例えばβ＝５５が生じる。ＹＧ＝２０μ、、および
Ｘｐ　＝１０　ｐ　−に対してβ＝９０が生じる。
ゲート電圧ＵＧＫ＝−３ｏ■に対する阻止状態における
電位状態が、第５図に図示されている。
図示のように、カソード領域３の下方のチャネル層５に
おけるアノード電位ＵＫは、カソード領域３からの電子
放出を阻止する電位バリヤが生じるように調節されるこ
とがわかる。第６図には、ｐ−導電性のチャネル層９が
設けられている場合が示されており、その他の幾何学形
状は第５図と同じであり、その際ＵＧＫ−−１５■のゲ
ート電圧の印加の際既に阻止状態に達することが示され
ている。
この例は、電界制御形サイリスタの阻止特性が本発明の
構成によっていかに非常に有利に調節されるか全町らか
にしている。比Ｌ／Ｂが大きくなればなる程、ないしｘ
ｐが大きくなればなる程、ブロックゲインはますます大
きくなる。
本発明は、値ＹＧ　＝　１０−３０　ｐ　ｍ、　ｘｏ＝
　６　・・・４０μ、、、Ｘｐ＝２・・・１０μｍおよ
び最高で２×１０　　（ｍ　　’に有する、ゲート領域
におけるドーピングの境界濃度に対して有利に実現され
る。
最後に挙げたこの限界値は１次の理由により重要である
。つまりカソード領域３とゲート領域８との間のｐｎ接
合が５０Ｖまでの負のゲート電圧ＵＧＫｔｌ−受は取る
、すなわち阻止することができるようにである。
第２図には、第１図の構成が、縁輪郭部および不活性化
部を有する完成した素子として略示されている。溝１０
には、ゲート電極２および側壁を被覆する絶縁層１１が
充てんされている。
絶縁層は有利には、はんだ付温度、少なくとも３００℃
に関して耐熱性の材料、例えばポリイミドから成る。カ
ソード接点１と絶縁層１１との上に、申し分なくはんだ
付ができるように、有利にはＣｒ、ＮｉおよびＡｇから
成る層列を有する連続した金属層１２が延在している。
この金属層１２は、例えば接触接続によって負荷回路に
挿入接続することができる金属性の外部接点１３と材料
結合されている。ゲート接点２は、フィンガ形状のカソ
ード領域３を四方から取り囲む、つながった金属層を形
成する。この金属層には外部からゲート接続端子１４を
介して電圧を印加することができる。
第１図ないし第２図の構成は有利には、第７ａ図ないし
第７ｅ図に示されているような工程によって製造するこ
とができる： 端面に、拡散されたｎ　層が設けられている、薄めにｎ
ドーピングされたシリコンサブストレート（約１５０Ω
ｃ！ｎ）にまず約１７１１　ｍ　ノＳ　ｉ　Ｏ２被覆層
を設ける。第１のマスクによってこの５１０２層に公知
のように後のカソード領域３の上側にウィンドウを腐食
形成する（第７ａ図）。それから約２μｍの厚さのＡｌ
層を蒸着し、かつ第２マスクによってこのＡｌ層をホト
リソグラフィーにより、後のカソード領域３自体、およ
びその方の、後の溝１０の領域において延在する縁ウェ
ブが残るように、形成する（第７ｂ図）、。
それから異方性の、反応性イオン腐食を用いて溝１０を
発生し、その際まだ残っているＡｌ領域が腐食マスクと
して作用する（第７Ｃ図）。
イオン腐食によって例えば２０μｍ除去される。
その後Ａｌ領域を腐食除去し、かつほう未拡散によって
約１０　（７）の縁部濃度および約５μｍの深さｘｐ２
有するゲート領域８を発生する（第７ｄ図）。最後に、
カソード接点１およびゲート接点２を発生するためにＡ
ｌ　ｆｆ：指向性蒸着により形成する（第７ｅ図）。こ
こでは溝ｌＯに突出している、Ｓｉｏ７層の縁部の役割
が重要である。というのはこの縁部が、溝１０の側壁に
おける蒸着の期間中、短絡を来たすことになる導電性の
Ａｌ層が沈殿されるのを妨げるからである。
第７ａ図ないし第７ｅ図に図示の構成では、ゲート領域
８はカソード領域３に直接当接している。これは有利な
実施例ではあるが、２つの領域３，８を例えば次のよう
にして互いに分離することもできる。すなわち始めにＳ
ｉＯ□層におけるウィンドウによって後のカソード領域
３の空間にのみｎドーピングを拡散する。これに゛代わ
ってカソード領域３は、Ｂ、　Ａｌ、　Ｇａ等の拡散に
よるゲート領域８の発生後イオンプランテーションによ
っても発生することができる。
この関連において、溝１０の壁がその底部に対して垂直
に延在することが重要である：これにより第７ｅ図に示
す工程における指向性Ａｌ蒸着の際遮蔽効果が突出して
いるＳｉｏ２縁部によって達成される。
第１図に図示の間隔しないし日は、カソード領域３の下
方にあるｎチャネルの長さおよび幅を表わしている。こ
れらは、ゲート領域８の製造の際のｐ拡散の床さによっ
て設定される。拡散すしたｐドーピングプロフィールが
深くなればなる程、すなわちゲート領域８とチャネル層
５とのｐｎ接合が深いところにあればある程、ないしｘ
ｐが大きくなればなる程、既述のように、素子の阻止能
力に対する量を表わす比Ｌ／Ｂがますます大きくなる。
第３図および第４図において本発明によれば、ゲート領
域４，８の間のチャネル層５に、低くドーピングされた
中間層、９が設けられている。
第３図の中間層９は、隣接したゲート領域４間に延在す
るのみならず、全体のゲート−カソード構造の下方にも
連続して存在しておりかつしたがってカソード領域３の
みならずゲート領域４も完全にｎ−ドーピングされたベ
ース層５から完全に分離されている。
中間層９は有利には、ｌＸｌ０　　ｌ１ｍ　　より小さ
い濃度でｐドーピングされている。低い電圧におけるタ
ーンオンに対して、たった１×１０１４ｃｒｎ−３のド
ーピング濃度の領域を設けると特別有利である。
ゲート接点２およびカソード構造１によって規定される
表面の下方の中間層９の深さは有利には、ゲート領域牛
の深さの倍に大体相応するように選択される。すなわち
例えば素子内に約１５μｍ入り込んでいるゲート領域４
が設けられていれば、中間層９の厚さは最大の個所で相
応に３０μｍである。
類似のやり方で第１図、第２図の構成のブロックゲイン
は、第４図の実施例に示す低くｐドーピングされた中間
層９によって高められる。
中間層９の有利なドーピング濃度はこの場合第３図の実
施例と同じである。しかしこの場合中間層９の深さは、
溝１０の深さに応じるが、有利にはこの溝の深さの２倍
である。
本発明による低くｐドーピングされた中間層９の、ブロ
ックゲインに及ぼす影響を、第６図に図示の垂直方向に
形成されたゲート−カソード構造に対する計算された等
電位線に基いて説明する。計算のために、上記形式の構
成に対して典型的である次のパラメータを前提とした二
カンード領域の幅（ＸＥ）　　　　：３０μｍ溝１０の
幅　　　　　　　　：２０μｍ溝１０の深さくＹＧ）　
　　　　　：１５ａｍ構造全体の厚さ　　　　　　　−
２５０μ毒中間層９の深さ　　　　　　　＝３０μｍア
ノード層６の深き　　　　　：１０μｍカソード領域３
の深さ　　　　二　５μｍゲート領域８の深さくＸｐ）
　　　：　　５μｍカソード領域３の境界ドーピング濃
度 ：ｌＸ１０　　ｃＩｎ アノード層６の境界ドーピング濃度 ：５ｘｌＯＣｍ ゲート領域８の境界ドーピング濃度 ：ｌＸ１０　　ｃＩｎ 中間層９の境界ドーピング濃度 ：８ＸＩＯｃｍ チャネル層５の基本ドーピング濃度 ニアｘｌＱ　　ｃｍ これらパラメータから、従来の方法により構造内部の等
電位線が計算された。
第６図には部分的に図示されている、ゲート電圧ｕｇｋ
＝−１５ｖおよびＵａｋ＝１６００Ｖのアノード電圧に
おける電位値−１５Ｖ、０■、＋１５■および＋１５０
■に対する等電位線が生じる。本発明に構成されたもの
は、ゲート接点が開いている場合的９５０■の阻止能力
を有する。
全体として本発明によれば、ゲート−カソード幾何学構
造を変えることなしに、著しく改良されたブロックゲイ
ンを有しかつ半導体テクノロジーの当業者であれば従来
より使用されている方法によって容易に実現することが
できる素子が得られる。
【図面の簡単な説明】
第１図は、本発明のパー゛チカル構造のゲート−カソー
ド構造部を有する電界制御サイリスタの構成に示す部分
断面図であす、第２図は第１図のサイリスタを完成した
状態において示す部分断面図であり、第３図は表面に存
在するゲートおよびｐ中間層を有する本発明のサイリス
タの構成を示す部分断面図であり、第４図は第１図ない
し第２図に相応するがｐ中間層金偏えている本発明のサ
イリスタの構成を示す部分断面図であり、第５図は第１
図の構成に対して阻止状態における計算された等電位線
を図示する断面図であり、第６図は、第４図の構成に対
して阻止状態における相応の等電位線を図示する断面図
であり、第７ａ図ないし第７ｅ図は、第１図ないし第２
図に示す構成のサイリスタを製造するための有利な工程
を示す図であり、第８図は第１図ないし第２図に示す構
成のサイリスタにおいてブロックゲインβの、溝の深さ
ＹＧに対する依存性を示す線図である。

Claims (1)

  1. 【特許請求の範囲】 １、Ｐ導電形アノード層（６）と、該層の上に位置する
    ｎ導電形チャネル層（５）と、カソード側において交互
    に配設されている、複数のｎ導電形カソード領域（３）
    およびｐ導電形ゲート領域（４、８）とを有するターン
    オフ形パワ半導体素子において、 カソード領域（３）が溝（１０）によつて相互に分離さ
    れておりかつゲート領域（８）は溝の底部並びに側壁を
    介して延在しており、および／または隣接するゲート領
    域（４、８）に低いｐドーピング濃度を有する連続して
    いる中間層（９）が設けられていることを特徴とするタ
    ーンオフ形パワ半導体素子。 ２、溝（１０）の壁は、該溝の底部に対して垂直に延在
    しており、溝（１０）は１０μｍと３０μｍとの間の深
    さでありかつカソード領域（３）は６μｍと４０μｍと
    の間の幅であり、ゲート接点（２）はつながつた金属層
    を形成し、かつゲート領域（８）はカソード領域（３）
    に接触しており、２μｍと１０μｍとの間の厚さであり
    、かつ境界において最高２×１０＾１＾６ｃｍ＾−＾３
    のドーピング濃度を有する特許請求の範囲第１項記載の
    ターンオフ形パワ半導体素子。 ３、ｎ導電形のカソード領域（３）とｎ導電形のチャネ
    ル層（５）との接合部の、溝（１０）の底部に対して平
    行な、ｐ導電形ゲート領域（８）とｎ導電形チャネル層
    （５）との接合部からの垂直方向の間隔Ｌが、隣接する
    、溝（１０）の壁に対して平行な、ｐ導電形のゲート領
    域（８）と、ｎ導電形チャネル層（５）との接合部間の
    間隔Ｂより大きい特許請求の範囲第３項記載のターンオ
    フ形パワ半導体素子。 ４、カソード領域（３）上のカソード接点（１）は、少
    なくとも１μ溝（１０）内に突出しており、前記溝（１
    ０）には絶縁層（１１）が充てんされており、該絶縁層
    がゲート接点（２）および側壁をおおいかつ前記カソー
    ド接点（１）および絶縁層（１１）上を連続している金
    属層（１２）が被着されており、該金属層は前記カソー
    ド接点（１）に導電接続されている特許請求の範囲第２
    項記載のターンオフ形パワ半導体素子。 ５、絶縁層（１１）は、ポリイミドから成り、連続して
    いる金属層（１２）はＣｒ−Ｎｉ−Ａｇ層列から成り、
    かつカソード接点（１）およびゲート接点（２）は、Ａ
    ｌから成る特許請求の範囲第４項記載のターンオフ形パ
    ワ半導体素子。 ６、中間層（９）のドーピング濃度は、１×１０＾１＾
    ５ｃｍ＾−＾３より小さい特許請求の範囲第１項記載の
    ターンオフ形パワ半導体素子。 ７、中間層（９）は、連続している層として構成されて
    おりかつゲート領域（４、８）およびカソード領域（３
    ）はチャネル層（５）とは分離されている特許請求の範
    囲第１項記載のターンオフ形パワ半導体素子。 ８、ゲート領域（４）およびカソード領域（３）は、カ
    ソード側において共通の平面からサイリスタの内部に突
    入しており、かつ中間層（９）の深さは実質的に、ゲー
    ト領域（４）の２倍の深さに等しい特許請求の範囲第７
    項記載のターンオフ形パワ半導体素子。 ９、Ｐ導電形アノード層（６）と、該層の上に位置する
    ｎ導電形チャネル層（５）と、カソード側において交互
    に配設されている、複数のｎ導電形カソード領域（３）
    およびｐ導電形ゲート領域（４、８）とを有し、その際
    カソード領域（３）が溝（１０）によつて相互に分離さ
    れておりかつゲート領域（８）は、溝の底部並びに側壁
    にわたつて延在しておりおよび／または隣接するゲート
    領域（４、８）に低いｐドーピング濃度を有する連続し
    ている中間層（９）が設けられており、かつ溝（１０）
    の壁は、該溝の底部に対して垂直に延在しており、溝（
    １０）は１０μｍと３０μｍとの間の深さでありかつカ
    ソード領域（３）は６μｍと４０μｍとの間の幅であり
    、ゲート接点（２）はつながつた金属層を形成し、かつ
    ゲート領域（８）はカソード領域（３）に接触しており
    、２μｍと１０μｍとの間の厚さであり、かつ境界にお
    いて最高２×１０＾１＾６ｃｍ＾−＾３のドーピング濃
    度を有するターンオフ形パワ半導体素子を製造する方法
    において、溝（１０）をマスキングされた、異方性イオ
    ン腐食方法を用いて発生しかつカソード接点（１）およ
    びゲート接点（２）を指向されたアルミニウム蒸着法を
    用いて発生し、かつ前記イオン腐食の前にカソード領域
    （３）の表面にまずＳｉＯ＿２層を被着しかつそれから
    Ａｌ層を被着し、かつ該Ａｌ層を、カソード領域（３）
    を完全に被覆しかつ溝（１０）の領域に突出した縁ウェ
    ブを有し一方溝（１０）の領域がその他の所では開いて
    いるように、ホトリソグラフィーにより構成することを
    特徴とするターンオフ形パワ半導体素子の製造方法。
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