JPH0294477A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0294477A JPH0294477A JP63243814A JP24381488A JPH0294477A JP H0294477 A JPH0294477 A JP H0294477A JP 63243814 A JP63243814 A JP 63243814A JP 24381488 A JP24381488 A JP 24381488A JP H0294477 A JPH0294477 A JP H0294477A
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- H10D64/62—Electrodes ohmically coupled to a semiconductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、半導体装置に係り、特に微細なトランジスタ
の構造及びその製造方法に関する。
の構造及びその製造方法に関する。
(従来の技術)
MOS LSIの高密度化、高集積化及び高速動作化
への傾向は、個々のMOS FETの小型化、微細化
を指向している。MOS FETにおいて、ソース及
びドレイン領域間のいわゆるチャネル長を短かくするこ
とは、MO3I”ET全体の集積度を向上させゲート部
分の容量を減少させ素子の高速動作を可能とする。しか
し、逆にいわゆる短チヤネル効果によるVLbの低下を
もたらす。
への傾向は、個々のMOS FETの小型化、微細化
を指向している。MOS FETにおいて、ソース及
びドレイン領域間のいわゆるチャネル長を短かくするこ
とは、MO3I”ET全体の集積度を向上させゲート部
分の容量を減少させ素子の高速動作を可能とする。しか
し、逆にいわゆる短チヤネル効果によるVLbの低下を
もたらす。
すなわち、例えば第15図に示すMOS FETにお
いて第15図(a)のようにチャネル長りがソース及び
ドレイン部の拡散深さXjや空乏層の+11にくらべて
充分に大きい場合は、チャネル内の等電位線は図示の如
くほぼ平行となって、素子の動作はLやXjに依存せず
に安定しているがLが2μs程度以下となって、ソース
及びドレイン部の拡散深さや空乏層の巾と同程度の大き
さとなってくると。
いて第15図(a)のようにチャネル長りがソース及び
ドレイン部の拡散深さXjや空乏層の+11にくらべて
充分に大きい場合は、チャネル内の等電位線は図示の如
くほぼ平行となって、素子の動作はLやXjに依存せず
に安定しているがLが2μs程度以下となって、ソース
及びドレイン部の拡散深さや空乏層の巾と同程度の大き
さとなってくると。
第15図(b)のようにチャネル部の空乏層内の等電位
線はゆがめられてその分布は、ソース、ドレイン部の拡
散深さや空乏層のi]に依存するようになる。
線はゆがめられてその分布は、ソース、ドレイン部の拡
散深さや空乏層のi]に依存するようになる。
このためにMOS FET のしきい値電圧Vthは
、Lの減少と共に低下し、又、Lの値の微小なバラツキ
がVthの大きなバラツキを招くこととなる。さらにソ
ース、ドレイン部の拡散深さやドレインに印加するドレ
イン電圧に依存してソース。
、Lの減少と共に低下し、又、Lの値の微小なバラツキ
がVthの大きなバラツキを招くこととなる。さらにソ
ース、ドレイン部の拡散深さやドレインに印加するドレ
イン電圧に依存してソース。
ドレイン間のパンチスルーを起こしやすくなる。
この困難を軽減するため、 XJの小さいMOSFET
を作ることは1重要であるが製造工程での熱処理により
、Xjを小さくできない。 このような不安定性や困難
性は、高集積化LSIを製造する上で大きな障害となっ
ている。
を作ることは1重要であるが製造工程での熱処理により
、Xjを小さくできない。 このような不安定性や困難
性は、高集積化LSIを製造する上で大きな障害となっ
ている。
(発明が解決しようとする課題)
以上のように、従来のMOS FETでは、短チヤネ
ル効果により、 MOS FETの縮小化が困難で
ある等の問題点があった。
ル効果により、 MOS FETの縮小化が困難で
ある等の問題点があった。
本発明は、 この様な問題点を解決したMO8FET構
造と、その製造方法を提供するものである。
造と、その製造方法を提供するものである。
(61題を解決するための手段)
本発明は一導電型半導体基板の素子領域表面に形成され
た溝に設けられたゲート電極と、前記素子形成領域表面
に形成された逆導電型でより高濃度の半導体領域と、前
記ゲート電極の両側の前記溝上部の基板表面に形成され
た基板と逆導電型の第1のソース、ドレイン領域と、前
記ゲート電極から離隔した基板表面に、第1のソース、
トレインに隣接して設けられた基板と逆導電型で第2の
ソース、ドレイン領域とを備え、前記第1のソース。
た溝に設けられたゲート電極と、前記素子形成領域表面
に形成された逆導電型でより高濃度の半導体領域と、前
記ゲート電極の両側の前記溝上部の基板表面に形成され
た基板と逆導電型の第1のソース、ドレイン領域と、前
記ゲート電極から離隔した基板表面に、第1のソース、
トレインに隣接して設けられた基板と逆導電型で第2の
ソース、ドレイン領域とを備え、前記第1のソース。
ドレイン領域は前記第2のソース、ドレイン領域より低
濃度である半導体装置を提供する。また本発明はその製
造に好適な半導体装置の製造方法を提供する。
濃度である半導体装置を提供する。また本発明はその製
造に好適な半導体装置の製造方法を提供する。
また本発明は、一導電型半導体基板の素子領域表面に形
成された基板と逆導電型の第1の半導体領域と、この半
導体領域を貫通して前記基板に形成された溝に設けられ
たゲート電極と、前記溝の両側にあって前記半導体領域
に隣接して基板表面に設けられた前記第1の半導体領域
と共にソース。
成された基板と逆導電型の第1の半導体領域と、この半
導体領域を貫通して前記基板に形成された溝に設けられ
たゲート電極と、前記溝の両側にあって前記半導体領域
に隣接して基板表面に設けられた前記第1の半導体領域
と共にソース。
ドレイン領域を構成する基板と逆導電型の第2の半導体
領域とを備え、前記第1の半導体領域は前本発明のMO
S、FET構造を用いると、微細MO3FETの問題点
を解決することができる。
領域とを備え、前記第1の半導体領域は前本発明のMO
S、FET構造を用いると、微細MO3FETの問題点
を解決することができる。
溝堀り型MO8FETは、ゲート電極が半導体基板中に
埋め込まれている構造のため、第15図に示すように、
ソース、ドレイン拡散層がら空乏層は、従来MO3FE
Tのように、 チャネル中に深く侵入することはない。
埋め込まれている構造のため、第15図に示すように、
ソース、ドレイン拡散層がら空乏層は、従来MO3FE
Tのように、 チャネル中に深く侵入することはない。
したがって、 MOS FET製造工程中の熱処理に
より、 ソース、ドレイン拡散層のX、が伸びてもソー
ス、トレイン拡散層から伸びる空乏層の拡がりにともな
う短チヤネル効果の影響を極力抑制することが可能とな
る。
より、 ソース、ドレイン拡散層のX、が伸びてもソー
ス、トレイン拡散層から伸びる空乏層の拡がりにともな
う短チヤネル効果の影響を極力抑制することが可能とな
る。
またソース、ドレイン領域から離して素子形成領域表面
領域にのみ選択的にチャネルイオン注入層を形成し、実
効的にVthを溝の底のMOS FETで決め、電流
駆動能力を維持している。ソース、ドレイン領域は、
n十不純物層と溝の側壁上部に溝が貫通するn−不純物
層により設けられる。このn不純物層によりドレイン耐
圧が著しく向上する。
領域にのみ選択的にチャネルイオン注入層を形成し、実
効的にVthを溝の底のMOS FETで決め、電流
駆動能力を維持している。ソース、ドレイン領域は、
n十不純物層と溝の側壁上部に溝が貫通するn−不純物
層により設けられる。このn不純物層によりドレイン耐
圧が著しく向上する。
また、ソース、ドレインとグーj−が接する領域のゲー
ト絶縁膜を選択的に厚くし、グー1−オーバーラツプ容
景を減らすことができる。このため、高速動作が可能と
なる。
ト絶縁膜を選択的に厚くし、グー1−オーバーラツプ容
景を減らすことができる。このため、高速動作が可能と
なる。
(実施例)
以下1本発明の詳細な説明する。
第1図(a)、(b)、(c)は、一実施例のMOSF
ETの平面図とそのA−A’断面図、B−B’断面図で
ある。不純物濃度I X 10”cm−’のp−型Si
基板1の素子分離絶縁膜3で分離されたMO3FET領
域内に、不純物濃度5 X 10111an−’ 、拡
散層深さ0.2pのn−型拡散層5が形成されていて、
その中に深さd=0.5μmの溝がこれを貫通して形成
されている。p−型Si基板は半導体ウェハーでもよい
し該ウェハーにp型不純物をドープしたp−型ウェルで
あってもよい。
ETの平面図とそのA−A’断面図、B−B’断面図で
ある。不純物濃度I X 10”cm−’のp−型Si
基板1の素子分離絶縁膜3で分離されたMO3FET領
域内に、不純物濃度5 X 10111an−’ 、拡
散層深さ0.2pのn−型拡散層5が形成されていて、
その中に深さd=0.5μmの溝がこれを貫通して形成
されている。p−型Si基板は半導体ウェハーでもよい
し該ウェハーにp型不純物をドープしたp−型ウェルで
あってもよい。
素子形成領域表面領域にソース、ドレイン拡散層5から
離れて、不純物濃度5 X 101″cm−’のp型不
純物層であるチャネルイオン注入層8があり、ここでし
きい値電圧Vthをコントロールしている。
離れて、不純物濃度5 X 101″cm−’のp型不
純物層であるチャネルイオン注入層8があり、ここでし
きい値電圧Vthをコントロールしている。
また、溝の上を覆うように半導体表面にグー1へ絶縁膜
9があり、さらにその上にリンをドープしたポリSiか
ら成るゲート電極lOが形成されている。このとき、ソ
ース、ドレイン電極が対面する絶縁膜の膜厚は、チャネ
ル部のゲート絶縁膜より厚く形成する。
9があり、さらにその上にリンをドープしたポリSiか
ら成るゲート電極lOが形成されている。このとき、ソ
ース、ドレイン電極が対面する絶縁膜の膜厚は、チャネ
ル部のゲート絶縁膜より厚く形成する。
例えば溝内で20nm 、基板上面で200nm厚であ
る。
る。
また、ゲート電極10をマスクにソース、ドレインの濃
い不純物層、n型不純物−度5 X to2Gcm−’
拡散層深さ0.25趣のn十数散層12がゲート電極を
マスクに自己整合的に形成されている。溝のチャネル方
向のrlJLは0.45μsである。
い不純物層、n型不純物−度5 X to2Gcm−’
拡散層深さ0.25趣のn十数散層12がゲート電極を
マスクに自己整合的に形成されている。溝のチャネル方
向のrlJLは0.45μsである。
第5図(a)〜(d)を用いて、このようなMOSFE
Tの製造工程の一実施例を説明する。(a)〜(d)は
第1図A−A’の製造工程断面図である。
Tの製造工程の一実施例を説明する。(a)〜(d)は
第1図A−A’の製造工程断面図である。
まず第5図(a)に示すように、不純物濃度1x10”
(!11−’程度のp−型Si基板1に例えば50nm
程度の酸化膜(図示しない)を形成し、5iJN4膜(
図示しない)をパターニングしてこれをマスクに、チャ
ネルストッパ不純物となるボロンを例えば80KeVで
2 X 10” an−”イオン注入する。次に選択酸
化法により1例えば1000℃0□/H2o雰囲気で熱
酸化し、厚さ700nm程度のSio2膜により、素子
分離膜3を形成する。
(!11−’程度のp−型Si基板1に例えば50nm
程度の酸化膜(図示しない)を形成し、5iJN4膜(
図示しない)をパターニングしてこれをマスクに、チャ
ネルストッパ不純物となるボロンを例えば80KeVで
2 X 10” an−”イオン注入する。次に選択酸
化法により1例えば1000℃0□/H2o雰囲気で熱
酸化し、厚さ700nm程度のSio2膜により、素子
分離膜3を形成する。
この時の酸化により、チャネル・ストッパ不純物は、素
子分離絶縁膜の下及び横方向に拡散して。
子分離絶縁膜の下及び横方向に拡散して。
領域2を形成する。この素子分離形成法は一例であって
、他の素子分離形成法を用いてもかまわない。 この後
、Si表面を露出させ、新たに2Or+m程度の熱酸化
膜4を形成した後、この厚い素子分離絶縁膜3をマスク
に全面に例えばリン(p+)イオンの注入を1oOKe
V、 4X10”an−”程度行ないn″型型数散層
5形成する。
、他の素子分離形成法を用いてもかまわない。 この後
、Si表面を露出させ、新たに2Or+m程度の熱酸化
膜4を形成した後、この厚い素子分離絶縁膜3をマスク
に全面に例えばリン(p+)イオンの注入を1oOKe
V、 4X10”an−”程度行ないn″型型数散層
5形成する。
次に第5図(b)に示すように、全面にCVDSio2
膜6を200nm程度堆積し、 ホトリソグラフィによ
りレジスト(図示せず)をパターニングし、これをマス
クにして反応性イオンエツチング(RIE)?Aにより
まずCVD SiO,l1%6をエツチングし、次い
で例えば塩素系または弗素系ガスを用いたRIEにより
Si基板に溝を形成する。Siエツチング前にレジスト
を除去しても良いし、溝を形成してからレジストを除去
しても良い。
膜6を200nm程度堆積し、 ホトリソグラフィによ
りレジスト(図示せず)をパターニングし、これをマス
クにして反応性イオンエツチング(RIE)?Aにより
まずCVD SiO,l1%6をエツチングし、次い
で例えば塩素系または弗素系ガスを用いたRIEにより
Si基板に溝を形成する。Siエツチング前にレジスト
を除去しても良いし、溝を形成してからレジストを除去
しても良い。
このCVD SiO,1ICIはここでは溝形成のマ
スク材として用いているから、この他にCVDSi3N
、膜や、それとの複合膜などでも良い。
スク材として用いているから、この他にCVDSi3N
、膜や、それとの複合膜などでも良い。
次いで、溝の内壁のRIEによるダメージ層を例えばド
ライ0□酸化とNH4F液によるエツチングで除去した
後、熱酸化膜7を形成し、その後、例えばボロン(B+
)イオンを10KeV、5X10111121””程度
イオン注入し、素子形成領域表面領域にのみ選択的にp
型チャネル不純物層8を形成する。この熱酸化膜7の膜
厚を調整することによって素子形成領域表面に選択的に
p型層を形成することを制御することが出来る。イオン
注入はチャネリング防止のため僅かに傾けて行なうが垂
直イオン注入法を用いても良い。
ライ0□酸化とNH4F液によるエツチングで除去した
後、熱酸化膜7を形成し、その後、例えばボロン(B+
)イオンを10KeV、5X10111121””程度
イオン注入し、素子形成領域表面領域にのみ選択的にp
型チャネル不純物層8を形成する。この熱酸化膜7の膜
厚を調整することによって素子形成領域表面に選択的に
p型層を形成することを制御することが出来る。イオン
注入はチャネリング防止のため僅かに傾けて行なうが垂
直イオン注入法を用いても良い。
次に第5図(c)に示すように、曲記熱酸化膜7を除去
した後、約20nm程度の熱酸化膜9を介して。
した後、約20nm程度の熱酸化膜9を介して。
例えばリンをドープしたポリSi膜を堆積し、 パター
ニングすることによりゲート電極IOを形成する。 こ
の後、例えば850℃のO,/Hよo雰囲気で熱酸化す
ることによりポリSiゲート電極10の表面に150n
m程度の厚い酸化膜11を形成する。 これはポリSi
ゲート電極の対イオン注入マスク性を向−ヒさせる役割
をもつ。
ニングすることによりゲート電極IOを形成する。 こ
の後、例えば850℃のO,/Hよo雰囲気で熱酸化す
ることによりポリSiゲート電極10の表面に150n
m程度の厚い酸化膜11を形成する。 これはポリSi
ゲート電極の対イオン注入マスク性を向−ヒさせる役割
をもつ。
次にソース、ドレイン領域のSi基板表面を例えばNi
14F液等を用いてエツチングし露出させる。
14F液等を用いてエツチングし露出させる。
その後、例えばヒ素(As”)を50KeVで5XIO
151−′程度イオン注入し、 n+型不純物拡散層1
2を形成する。
151−′程度イオン注入し、 n+型不純物拡散層1
2を形成する。
次に第5図(d)に示すように、全面に層間絶縁膜CV
D SiO2/BPSGを600nm程度堆積し。
D SiO2/BPSGを600nm程度堆積し。
900℃80分のBPSGメルト工程を行ない全面を平
坦化した後、ソース、ドレイン、ゲート電極へ遺 のコンタクト14を開口し、 AQを全面にW積してホ
トリソグラフィ技術とRIE法により AM層をパター
ニングし配線15を形成する。このようにしてMOS
FETの基本構造が完了する。
坦化した後、ソース、ドレイン、ゲート電極へ遺 のコンタクト14を開口し、 AQを全面にW積してホ
トリソグラフィ技術とRIE法により AM層をパター
ニングし配線15を形成する。このようにしてMOS
FETの基本構造が完了する。
本構造によれば溝の深さdがソース、ドレイン5.12
の拡散層深さxJより深く形成され、 ソース、ドレイ
ン領域5,12がチャネル8より上にあるので短チヤネ
ル効果が改善される。
の拡散層深さxJより深く形成され、 ソース、ドレイ
ン領域5,12がチャネル8より上にあるので短チヤネ
ル効果が改善される。
また溝の底面に選択的に9層8があるためここでVth
が決まり、溝の他の側面のチャネル領域はVth決定に
寄与しない。つまり素子形成領域表面のしきい値は溝の
側面のp−のしきい値より低い。
が決まり、溝の他の側面のチャネル領域はVth決定に
寄与しない。つまり素子形成領域表面のしきい値は溝の
側面のp−のしきい値より低い。
このため動作時、側面部の抵抗が小さく、ショートチ
ャネル効果を防止しながら9層8により大きな駆動能力
を得ることができる。
ャネル効果を防止しながら9層8により大きな駆動能力
を得ることができる。
また、ソース、ドレインから溝の底のチャネル領域に至
る領域の不純物濃度の型は n十型不純物層12−Ω−
型不純物層5−p−型不純物領域(ウェハーまたはウェ
ル)−p型不純物N!J8 (チャネル領域)となり、
溝が貫通するn−型不純物層5を設けたことによりド
レイン耐圧が著しく向上する。
る領域の不純物濃度の型は n十型不純物層12−Ω−
型不純物層5−p−型不純物領域(ウェハーまたはウェ
ル)−p型不純物N!J8 (チャネル領域)となり、
溝が貫通するn−型不純物層5を設けたことによりド
レイン耐圧が著しく向上する。
第2図(a)は n−型不純物層5を設けない比較例、
(b)はn−型不純物層5を設けた本実施例の、夫々ブ
ー1− ’、!圧1〜5vにおけるドレイン電圧Vd−
トレイン電流Idの測定値である。チャネル+i+W/
チャネル長L(溝rl)=lOμ+n10.45μl、
基板電圧Vsub=OVである。比較例の1−レイン耐
圧が7V強であるのに対し本実施例ではIOV以上であ
る。これは5v電源を用い、内部回路のドレイン電圧が
8v程度までブー1−ストランプされたとしても正常に
動作することを示している。
(b)はn−型不純物層5を設けた本実施例の、夫々ブ
ー1− ’、!圧1〜5vにおけるドレイン電圧Vd−
トレイン電流Idの測定値である。チャネル+i+W/
チャネル長L(溝rl)=lOμ+n10.45μl、
基板電圧Vsub=OVである。比較例の1−レイン耐
圧が7V強であるのに対し本実施例ではIOV以上であ
る。これは5v電源を用い、内部回路のドレイン電圧が
8v程度までブー1−ストランプされたとしても正常に
動作することを示している。
第3図は種々のドレイン電圧Vdに対するブーh・
トPa /@ V gと基板電流[I sub/ We
f (Llコの関係を示している。基板電流は比較例に
比べて1桁程度小さい。これはトレインでのインバクミ
ーイオン化により発生した電子正孔対の数が小さい事を
示しでいる。 この結果は本実施例のMO)SFETが
比較例に比べて高い信頼性を持つことを予測させる。
f (Llコの関係を示している。基板電流は比較例に
比べて1桁程度小さい。これはトレインでのインバクミ
ーイオン化により発生した電子正孔対の数が小さい事を
示しでいる。 この結果は本実施例のMO)SFETが
比較例に比べて高い信頼性を持つことを予測させる。
第4図はストレス時間とドレイン電流Idの減少との関
係を示している。ブー1〜電圧は基板電流のピーク状態
にセラ!−された。 ドレイン電流Idの減少が最も顕
著となるゲート電圧である。ドレイン電流減少値−dI
d/Idが先述の比較例に比べて改善されていることが
判った。これらの値は平面構造のMOSFET に比べ
てもはるかに優れている。
係を示している。ブー1〜電圧は基板電流のピーク状態
にセラ!−された。 ドレイン電流Idの減少が最も顕
著となるゲート電圧である。ドレイン電流減少値−dI
d/Idが先述の比較例に比べて改善されていることが
判った。これらの値は平面構造のMOSFET に比べ
てもはるかに優れている。
第1図に示した構造は更に幾つかの特徴を有している。
1つは同構造が溝堀り型であるためソス、ドレイン間の
パンチスルーに対して強いというItである。平面型M
O3FETではチャネル下に高濃度層を設けてパンチス
ルーを押えることが良く行なわれるが逆に高濃度層の形
成は基板バイアスに対してしきい値が変化する基板バイ
アス効果を招き易い。本構造はパンチスルーに対して元
来強いので同観点で余り高濃度にする必要はなく基板バ
イアス効果は現われ難い。
パンチスルーに対して強いというItである。平面型M
O3FETではチャネル下に高濃度層を設けてパンチス
ルーを押えることが良く行なわれるが逆に高濃度層の形
成は基板バイアスに対してしきい値が変化する基板バイ
アス効果を招き易い。本構造はパンチスルーに対して元
来強いので同観点で余り高濃度にする必要はなく基板バ
イアス効果は現われ難い。
また第1図(c)に示したように、チャネルストソバ不
純物2のチャネルへの横方向拡散した領域が溝により削
り取られているため、狭チャネル効果にも強い構造にな
っている。この不純物層2により溝の側面の寄生チャネ
ルを防止している。
純物2のチャネルへの横方向拡散した領域が溝により削
り取られているため、狭チャネル効果にも強い構造にな
っている。この不純物層2により溝の側面の寄生チャネ
ルを防止している。
また構造的な特徴としては 0−型不純物層5を溝が貫
通する構造となっているので同不純物層は合せマスクな
く形成できることである。ゲート電極lOに自己整合し
て n十型不純物層12が形成されるのもこの構造の特
徴である。
通する構造となっているので同不純物層は合せマスクな
く形成できることである。ゲート電極lOに自己整合し
て n十型不純物層12が形成されるのもこの構造の特
徴である。
更に基板表面のゲート電極とソース、ドレイン層が対す
る領域のゲート絶縁膜が選択的に厚くされ、ゲートとソ
ース、ドレイン間のオーバーラツプ容量が小さくなり素
子の動作速度を一層向−トさせている。
る領域のゲート絶縁膜が選択的に厚くされ、ゲートとソ
ース、ドレイン間のオーバーラツプ容量が小さくなり素
子の動作速度を一層向−トさせている。
n+型不純物層12の濃度は好ましくは ]、XIO”
14以上であり、 n−型不純物層5は好ましくは5X
10111〜lXl019G−1である。
14以上であり、 n−型不純物層5は好ましくは5X
10111〜lXl019G−1である。
第6図〜第11図は、本発明の他の実施例を説明するた
めの図である。まず第6図(a)〜(d)の実施例につ
いて説明する。第6図(a)〜(d)は、第1図(、)
のA−A’断面工程図である。第5図の実施例では、溝
形成のマスクとして、 CV D S iOJ ll
uを用いたが、第6図のようにCVD Si3N4膜6
□とCVD 5in2膜62の複合膜を用いても良い
。
めの図である。まず第6図(a)〜(d)の実施例につ
いて説明する。第6図(a)〜(d)は、第1図(、)
のA−A’断面工程図である。第5図の実施例では、溝
形成のマスクとして、 CV D S iOJ ll
uを用いたが、第6図のようにCVD Si3N4膜6
□とCVD 5in2膜62の複合膜を用いても良い
。
このようにすると、第6図(a)に示すように81基板
のエツチングには、CVD5iO□II’J 6.を第
5図の場合と同じように用いることが可能である。
のエツチングには、CVD5iO□II’J 6.を第
5図の場合と同じように用いることが可能である。
また第6図(b)に示すようにゲート電極10を形成し
た後、 CVD SiO□膜6□を例えばN H4F
液を用いて、容易に選択的に除去することができる。次
に第6図(C)に示すように、 例えば850°CO、
/ HよO雰囲気で10分程度酸化することによりポリ
Siゲート電極lOの表面のみ選択的に Sio。
た後、 CVD SiO□膜6□を例えばN H4F
液を用いて、容易に選択的に除去することができる。次
に第6図(C)に示すように、 例えば850°CO、
/ HよO雰囲気で10分程度酸化することによりポリ
Siゲート電極lOの表面のみ選択的に Sio。
膜11を形成できる。 次に第6図(d)に示すように
、このSiO2膜11をマスクとしテ、 CVD Si
、N4膜6.Q熱すン酸でソース、ドレイン領域から選
択的に除去し、続いて、希弗酸でソース、ドレイン領域
のS i O、DI 4を除去し、ソース、ドレイン領
域を露出させることができる。第6図(a)〜(d)に
示した方法を用いると、ソース、ドレイン部を露出させ
るときに素子分離絶縁膜3の膜べりをバラツキ少なく、
小さく抑えることができる。また、ゲートとソース、ド
レイン間の絶縁膜をSin、膜4、 CvD 513N
4膜6□、CVD 5in2膜6□の積層膜で構成でき
るため厚くでき、ゲートとソース、ドレイン間のオーバ
ーランプ容量を小さくできる。
、このSiO2膜11をマスクとしテ、 CVD Si
、N4膜6.Q熱すン酸でソース、ドレイン領域から選
択的に除去し、続いて、希弗酸でソース、ドレイン領域
のS i O、DI 4を除去し、ソース、ドレイン領
域を露出させることができる。第6図(a)〜(d)に
示した方法を用いると、ソース、ドレイン部を露出させ
るときに素子分離絶縁膜3の膜べりをバラツキ少なく、
小さく抑えることができる。また、ゲートとソース、ド
レイン間の絶縁膜をSin、膜4、 CvD 513N
4膜6□、CVD 5in2膜6□の積層膜で構成でき
るため厚くでき、ゲートとソース、ドレイン間のオーバ
ーランプ容量を小さくできる。
次に第7図の実施例について説明する。第7図(a)〜
(c)は、第1図のA−A’断面図の製造工程断面図で
ある。第5図の実施例では、ソース、ドレインへのコン
タクトを通常のA Q Ilxを用いて行なったが、こ
の方法では、ゲート′rIj、極lOとコンタクト間の
マスク合わせの余裕を取る必要があり、集積度が向上し
にくいという問題があった。本方法では、第7図(a)
に示すように、第6図(c)の工程の後、選択的にソー
ス、ドレイン領域を露出させ、全面にポリSiを例えば
1100n〜400nm程度CVD堆積し、900℃6
0分のリン拡散等により、ドーピングする。ポリSi膜
16へのドーピングは、ヒ素やリンのイオン注入で行な
っても良い。また、ポリSLとソース、ドレインの界面
付近にイオンを注入するため、まず1100n程度堆積
し、 イオン注入し、さらに残りの膜厚分だけ堆積する
という2段階の堆積法とドーピング法を用いても良い。
(c)は、第1図のA−A’断面図の製造工程断面図で
ある。第5図の実施例では、ソース、ドレインへのコン
タクトを通常のA Q Ilxを用いて行なったが、こ
の方法では、ゲート′rIj、極lOとコンタクト間の
マスク合わせの余裕を取る必要があり、集積度が向上し
にくいという問題があった。本方法では、第7図(a)
に示すように、第6図(c)の工程の後、選択的にソー
ス、ドレイン領域を露出させ、全面にポリSiを例えば
1100n〜400nm程度CVD堆積し、900℃6
0分のリン拡散等により、ドーピングする。ポリSi膜
16へのドーピングは、ヒ素やリンのイオン注入で行な
っても良い。また、ポリSLとソース、ドレインの界面
付近にイオンを注入するため、まず1100n程度堆積
し、 イオン注入し、さらに残りの膜厚分だけ堆積する
という2段階の堆積法とドーピング法を用いても良い。
次に第7図(b)に示すように、900℃、30分程度
のアニールを行ない、 ポリS1膜16からの不純物の
拡散を行ないソース、ドレイン領域にn十数散層17を
形成する。
のアニールを行ない、 ポリS1膜16からの不純物の
拡散を行ないソース、ドレイン領域にn十数散層17を
形成する。
ここで、 n十数散層17はn−拡散層5のXjを越え
ないように形成しても良いし、又、越えても良い。さら
に通常のホトリソグラフィ技術と、RIEによりパッド
電極16を加工する。
ないように形成しても良いし、又、越えても良い。さら
に通常のホトリソグラフィ技術と、RIEによりパッド
電極16を加工する。
次に第7図(c)に示すように、第5図(d)の場合と
同じように層間絶縁膜13を堆積し、平坦化した後、コ
ンタクトを開は配線層15を形成して完成する。
同じように層間絶縁膜13を堆積し、平坦化した後、コ
ンタクトを開は配線層15を形成して完成する。
この方法を用いると、■パッド電極は、ブー1〜?1i
tiiと自己整合的に形成され、また、ブー1へ電極1
0の上部で加工できるため、ゲート電極10が溝の外へ
延在しているため起こる面積の増加を克服することがで
きる。
tiiと自己整合的に形成され、また、ブー1へ電極1
0の上部で加工できるため、ゲート電極10が溝の外へ
延在しているため起こる面積の増加を克服することがで
きる。
すなわち、例えばコンタクトをブー1へ電極10.1−
にあるパッド電極16上で取ることが可能となり微細化
が達成できる。また■パッド電極16は、ゲート電極1
0上や、素子分離絶縁膜3上に延在させることができる
ため、素子分離絶縁膜3−にでもコンタク1−・ホール
を開けることが可能となり、同じ素子面積で、大きなコ
ンタクトホールを開けることができ、コンタクト抵抗を
下げ素子の駆動電流を大きくすることができる。
にあるパッド電極16上で取ることが可能となり微細化
が達成できる。また■パッド電極16は、ゲート電極1
0上や、素子分離絶縁膜3上に延在させることができる
ため、素子分離絶縁膜3−にでもコンタク1−・ホール
を開けることが可能となり、同じ素子面積で、大きなコ
ンタクトホールを開けることができ、コンタクト抵抗を
下げ素子の駆動電流を大きくすることができる。
次に第8図の実施例について説明する。第1図の実施例
では、素子分離絶縁膜として、選択酸化法により形成し
たフィールド絶縁膜を用いた。しかし、素子分離はこの
手段にこだわる必要はない。
では、素子分離絶縁膜として、選択酸化法により形成し
たフィールド絶縁膜を用いた。しかし、素子分離はこの
手段にこだわる必要はない。
第8図は、81基板に例えば0.7μm程度の深さの溝
を形成した後、素子分前用堆積絶縁11侍18を埋め込
んだトレンチ型の素子分前を用いる実施例を示している
。素子分離絶縁膜としては、5jO2膜またはノンドー
プのポリSi膜、または、 それらを組み合わせた多層
膜等を用いる。これらの素子分離法を用いると、素子分
離形状が平坦であるため、上の層の加工が極めて容易に
なる。 またMOSFETの溝を素子分前膜上にも堀っ
て、ブー+−′7M。
を形成した後、素子分前用堆積絶縁11侍18を埋め込
んだトレンチ型の素子分前を用いる実施例を示している
。素子分離絶縁膜としては、5jO2膜またはノンドー
プのポリSi膜、または、 それらを組み合わせた多層
膜等を用いる。これらの素子分離法を用いると、素子分
離形状が平坦であるため、上の層の加工が極めて容易に
なる。 またMOSFETの溝を素子分前膜上にも堀っ
て、ブー+−′7M。
極10を完全に、またはその一部を素子分離膜中に埋め
込むと、より平坦性が向上し、さらに加工性が向上する
。 さらに、MOS FETのチャネル巾方向(第8
図(C))において、MOS FETの溝の側面をこ
の素子分離絶縁膜18で分離できるため、従来p+チャ
ネル・ストッパ層2で抑制していた寄生チャネルを完全
に抑えることが可能となり、素子の信頼性が著しく向上
する。
込むと、より平坦性が向上し、さらに加工性が向上する
。 さらに、MOS FETのチャネル巾方向(第8
図(C))において、MOS FETの溝の側面をこ
の素子分離絶縁膜18で分離できるため、従来p+チャ
ネル・ストッパ層2で抑制していた寄生チャネルを完全
に抑えることが可能となり、素子の信頼性が著しく向上
する。
次に第9図の実施例について説明する。第1図の実施例
では、 ソース、ドレインのn−不純物層12の位置関
係は、ゲート電極10の下のSL基板表面にn−不純物
層5があり、他のソース、ドレイン領域にn+不純物層
12があったが、 これは、第9図に示すようにn十不
純物層12のxjを浅くし、その全体がn−不純物層5
に覆われるようにしても良い。このようにすると、より
浅い接合が実現でき、パンチスルー等の特性が’r+′
I¥の深さdの影響を受けにくくなる。
では、 ソース、ドレインのn−不純物層12の位置関
係は、ゲート電極10の下のSL基板表面にn−不純物
層5があり、他のソース、ドレイン領域にn+不純物層
12があったが、 これは、第9図に示すようにn十不
純物層12のxjを浅くし、その全体がn−不純物層5
に覆われるようにしても良い。このようにすると、より
浅い接合が実現でき、パンチスルー等の特性が’r+′
I¥の深さdの影響を受けにくくなる。
次に第1O図の実施例について説明する。第1図の実施
例では、 ソース、ドレインの拡散層にIl型と n十
型の2種類の濃度差をもつ不純物層を用いたが、第10
図に示すようにn−型不純物層5か、あるいは、n型不
純物層にして、不純物層の抵抗増加を抑えるため例えば
チタンシリサイド又はタングステンシリサイド等をソー
ス、ドレイン拡散層をゲート電極10表面に張りつけて
も良い。この工程は第5図(C)の工程のときに行なっ
て良い。
例では、 ソース、ドレインの拡散層にIl型と n十
型の2種類の濃度差をもつ不純物層を用いたが、第10
図に示すようにn−型不純物層5か、あるいは、n型不
純物層にして、不純物層の抵抗増加を抑えるため例えば
チタンシリサイド又はタングステンシリサイド等をソー
ス、ドレイン拡散層をゲート電極10表面に張りつけて
も良い。この工程は第5図(C)の工程のときに行なっ
て良い。
すなわち、ソース、トレイン領域を選択的に露出させた
後にチタンやタングステンを堆積し、下地シリコンと熱
処理合金化してシリサイドを形成し、合金化しなかった
チタンやシリサイドをエツチング除去することにより行
なう。第1θ図ではゲート電極lOをパターニング形成
後、通常用いられているCVD 5in2膜19のゲ
ート電極lOへの全面RIE法を用いた側壁残し工程を
用いてゲート電極10の側壁に絶縁膜19を残置し、上
述した方法によりチタンシリサイドやタングステンシリ
サイドを形成している。尚、熱処理合金化によるシリサ
イドに代えて選択CVDによりタングステン等を貼りつ
けてもよい。
後にチタンやタングステンを堆積し、下地シリコンと熱
処理合金化してシリサイドを形成し、合金化しなかった
チタンやシリサイドをエツチング除去することにより行
なう。第1θ図ではゲート電極lOをパターニング形成
後、通常用いられているCVD 5in2膜19のゲ
ート電極lOへの全面RIE法を用いた側壁残し工程を
用いてゲート電極10の側壁に絶縁膜19を残置し、上
述した方法によりチタンシリサイドやタングステンシリ
サイドを形成している。尚、熱処理合金化によるシリサ
イドに代えて選択CVDによりタングステン等を貼りつ
けてもよい。
又、以上の実施例では全てnチャネルMO8FETにつ
いて述べたが、pチャネルMO3FETについても全く
同様であり、不純物あるいは基板の導電型を変えること
で対応できることは言うまでもない。 pチャネルMO
8FETの場合を第11図に示す。
いて述べたが、pチャネルMO3FETについても全く
同様であり、不純物あるいは基板の導電型を変えること
で対応できることは言うまでもない。 pチャネルMO
8FETの場合を第11図に示す。
第12図、第13図に本発明の更に他の実施例を示す。
第12図はゲート電極の端の部分を基板上に出さずに溝
の中に完全に埋め込んだ実施例である。このようにする
ことによって段差を減少させ平坦性が向上し、上の層の
加工をより容易にする。第12図(c)に示されるよう
に溝の加工時に素子分離11傭もエツチングしておりゲ
ート電極10を溝に埋めるようにしている。第13図に
製造工程を示す如く、熱酸化膜4、CVD Si、N
4膜6□、CVDSio2膜6□にホトリソグラフィに
より溝が形成され、この時ゲート電極延在部の素子分離
絶縁膜もエツチングされる(第13図a)。 この後、
第1図と同様チャネルイオン注入し、ゲート酸化を行な
って(第13図b)ゲートポリシリコンを堆積する。ポ
リシリコンへの不純物ドープののち、レジスト(図示せ
ず)を塗布し全面をエッチバックして溝部に埋込む(第
13図C)。 しかる後CVD5in、股6よ、Si、
N4膜6□、熱酸化膜4を除去し、CVD絶縁膜19の
全面RIEによる側壁残しを行なって n十型不純物層
12をイオン注入形成する。(第13図C) 溝はゲートコンタクト部の中央部において台地を残すよ
うに形成され、溝を全て同−巾で形成してポリシリコン
が平坦に残るようにしている。
の中に完全に埋め込んだ実施例である。このようにする
ことによって段差を減少させ平坦性が向上し、上の層の
加工をより容易にする。第12図(c)に示されるよう
に溝の加工時に素子分離11傭もエツチングしておりゲ
ート電極10を溝に埋めるようにしている。第13図に
製造工程を示す如く、熱酸化膜4、CVD Si、N
4膜6□、CVDSio2膜6□にホトリソグラフィに
より溝が形成され、この時ゲート電極延在部の素子分離
絶縁膜もエツチングされる(第13図a)。 この後、
第1図と同様チャネルイオン注入し、ゲート酸化を行な
って(第13図b)ゲートポリシリコンを堆積する。ポ
リシリコンへの不純物ドープののち、レジスト(図示せ
ず)を塗布し全面をエッチバックして溝部に埋込む(第
13図C)。 しかる後CVD5in、股6よ、Si、
N4膜6□、熱酸化膜4を除去し、CVD絶縁膜19の
全面RIEによる側壁残しを行なって n十型不純物層
12をイオン注入形成する。(第13図C) 溝はゲートコンタクト部の中央部において台地を残すよ
うに形成され、溝を全て同−巾で形成してポリシリコン
が平坦に残るようにしている。
第14図は、熱酸化膜4、CVD Sin、1156
.形成後溝を形成し、更にCV D S io2膜64
を堆積して全面RIEによる側壁残しを行なって更にエ
ツチングして溝を堀下げ、側壁残し膜を残したままゲー
ト酸化を行なうようにした実施例である。
.形成後溝を形成し、更にCV D S io2膜64
を堆積して全面RIEによる側壁残しを行なって更にエ
ツチングして溝を堀下げ、側壁残し膜を残したままゲー
ト酸化を行なうようにした実施例である。
以上本発明を種々の実施例により説明したがこれに限ら
れるものではない。
れるものではない。
構造上も種々変形が可能で、例えばチャネル領またチャ
ネル底部のp型層もイオン注入により形成するものの他
p型基板基板上に p″型エピタキシャル層を形成して
P型基板に達するよう或いは更に深くブー1へ溝を形成
してもよい。また、n十層のX、をn−層のXJより浅
くしつつ n+層が溝側壁に達する構造でもよい。
ネル底部のp型層もイオン注入により形成するものの他
p型基板基板上に p″型エピタキシャル層を形成して
P型基板に達するよう或いは更に深くブー1へ溝を形成
してもよい。また、n十層のX、をn−層のXJより浅
くしつつ n+層が溝側壁に達する構造でもよい。
尚、各領域の不純物6度も例示したものの他他の値でよ
く p−型半導体基板(またはウェル)は1×1015
〜1×1015■−1,チャネルのP型不純物層は1×
1015〜5X10”■−3、ソース、ドレインのn−
型不純物層はI X 10” 〜I X 10” ex
−3、n+型不純物層はl X 10”’−I X 1
0”cm−’から選ばれる。
く p−型半導体基板(またはウェル)は1×1015
〜1×1015■−1,チャネルのP型不純物層は1×
1015〜5X10”■−3、ソース、ドレインのn−
型不純物層はI X 10” 〜I X 10” ex
−3、n+型不純物層はl X 10”’−I X 1
0”cm−’から選ばれる。
その池水発明の趣旨を逸脱しない範囲で種々変形して実
施できる。
施できる。
本発明によれば従来のMOS FET の問題点を改
善し、4W微廁ヘトレイン耐圧、電流1駆動能力に優れ
、信頼性の良いF E ”I’を得ることができろ。
善し、4W微廁ヘトレイン耐圧、電流1駆動能力に優れ
、信頼性の良いF E ”I’を得ることができろ。
第1図は本発明の実施例の図、第2図、第3図。
第4図は本発明F” E Tの特性を説明する図、第5
図は製造方法を説明する図、第6図、第7図、第8図、
第9図、第1O図、第11図は本発明の他の実施例の図
、第12図、第13図、第14図は本発明の更に他の実
施例の図、第15図は従来の問題点を説明する図である
。 代理人 弁理士 則 近 憲 佑 同 松山光之 第 図 LB′ ドし仁ノ電圧V、l (b) ひ (V) 第 図 !、4゜ 第 図 第 図 L8′ 第 図 第 図 第 図
図は製造方法を説明する図、第6図、第7図、第8図、
第9図、第1O図、第11図は本発明の他の実施例の図
、第12図、第13図、第14図は本発明の更に他の実
施例の図、第15図は従来の問題点を説明する図である
。 代理人 弁理士 則 近 憲 佑 同 松山光之 第 図 LB′ ドし仁ノ電圧V、l (b) ひ (V) 第 図 !、4゜ 第 図 第 図 L8′ 第 図 第 図 第 図
Claims (14)
- (1)一導電型半導体基板の素子領域表面に形成された
溝に設けられたゲート電極と、前記溝の底部に形成され
た基板と同導電型でより高濃度の半導体領域と、前記ゲ
ート電極の両側の前記溝上部の基板表面に形成された基
板と逆導電型の第1のソース、ドレイン領域と、前記ゲ
ート電極から離隔した基板表面に、第1のソース、ドレ
インに隣接して設けられた基板と逆導電型の第2のソー
ス、ドレイン領域とを備え、前記第1のソース、ドレイ
ン領域は前記第2のソース、ドレイン領域より低濃度で
ある半導体装置。 - (2)一導電型半導体基板の素子領域表面に形成された
基板と逆導電型の第1の半導体領域と、この半導体領域
を貫通して前記基板に形成された溝に設けられたゲート
電極と、前記溝の両側にあって前記半導体領域に隣接し
て基板表面に設けられた前記第1の半導体領域と共にソ
ース、ドレイン領域を構成する基板と逆導電型の第2の
半導体領域とを備え、前記第1の半導体領域は前記第2
の半導体領域より低濃度である半導体装置。 - (3)前記第2の半導体領域はゲート電極の基板表面へ
の張り出し部に自己整合して設けられている請求項2記
載の半導体装置。 - (4)溝内部のゲート絶縁膜より基板上面のゲート絶縁
膜が厚い事を特徴とする請求項3記載の半導体装置。 - (5)前記ゲート電極は基板の溝に自己整合して基板上
に突出して設けられ、その側壁から間隔を置いてゲート
電極に自己整合して前記第2の半導体領域が設けられて
成ることを特徴とする請求項2記載の半導体装置。 - (6)一導電型半導体基板の素子領域表面に形成された
基板と逆導電型の半導体領域と、この半導体領域を貫通
して前記基板に形成された溝に設けられたゲート電極と
、前記溝の両側にあって前記半導体領域に隣接した基板
表面に設けられた高融点金属又はそのシリサイド膜とを
備えた半導体装置。 - (7)一導電型半導体基板の素子表面に形成された基板
と逆導電型の第1の半導体領域と、この半導体領域を貫
通して前記基板に設けられた溝に形成したゲート電極と
、前記溝の両側にあって前記半導体領域に隣接して基板
表面に設けられたソース、ドレインを構成する基板と逆
導電型の第2の半導体領域とを備え、前記ゲート電極の
設けられた溝は溝側壁部に溝底部よりしきい値が低い領
域を有し、前記第1の半導体領域は第2の半導体領域よ
り低濃度に設けられている半導体装置。 - (8)溝底部には基板と同導電型の不純物層が設けられ
、素子間領域にはフィールド絶縁膜が設けられ、フィー
ルド絶縁膜周囲のチャネルストップ層が溝側壁に隣接し
ていることを特徴とする請求項7記載の半導体装置。 - (9)素子間領域には堆積膜によるフィールド絶縁膜が
埋込まれ、溝のチャネル幅がこのフィールド絶縁膜によ
り規定されている事を特徴とする請求項7記載の半導体
装置。 - (10)基板の不純物濃度が1×10^1^5〜1×1
0^1^7cm^−^3であることを特徴とする請求項
1、2、6、又は7記載の半導体装置。 - (11)溝底部の基板と同導電型の不純物層の不純物濃
度が1×10^1^6〜5×10^1^7cm^−^3
である事を特徴とする請求項1、2、6又は7記載の半
導体装置。 - (12)第1の領域の不純物濃度が1×10^1^0〜
1×10^2^0cm^−^3である事を特徴とする請
求項1、2、6又は7記載の半導体装置。 - (13)第2の領域の不純物濃度が1×10^2^0〜
1×10^2^1cm^−^3である事を特徴とする請
求項1、2又は7記載の半導体装置。 - (14)一導電型半導体基板の素子間領域にフィールド
絶縁膜を形成する工程と、素子形成領域表面に逆導電型
の不純物層を形成する工程と、この不純物層を貫通して
溝を形成する工程と、溝の底部に基板と同導電型の不純
物を導入する工程と、前記溝にゲート電極を配設する工
程と、このゲート電極に自己整合してソース、ドレイン
領域を溝から隔離して形成する工程とを備えてなる半導
体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63243814A JPH0294477A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置及びその製造方法 |
DE3932621A DE3932621C2 (de) | 1988-09-30 | 1989-09-29 | Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung |
KR1019890014042A KR0138269B1 (ko) | 1988-09-30 | 1989-09-29 | 반도체장치 및 그 제조방법 |
US07/947,907 US5371024A (en) | 1988-09-30 | 1992-09-21 | Semiconductor device and process for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63243814A JPH0294477A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0294477A true JPH0294477A (ja) | 1990-04-05 |
Family
ID=17109325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63243814A Pending JPH0294477A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5371024A (ja) |
JP (1) | JPH0294477A (ja) |
KR (1) | KR0138269B1 (ja) |
DE (1) | DE3932621C2 (ja) |
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