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CN116264253A - 半导体装置以及其制作方法 - Google Patents

半导体装置以及其制作方法 Download PDF

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CN116264253A
CN116264253A CN202111515735.4A CN202111515735A CN116264253A CN 116264253 A CN116264253 A CN 116264253A CN 202111515735 A CN202111515735 A CN 202111515735A CN 116264253 A CN116264253 A CN 116264253A
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CN
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oxide layer
gate
disposed
trench
gate oxide
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CN202111515735.4A
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张哲华
李信宏
杨宗祐
曹瑞哲
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
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Priority to US17/569,527 priority patent/US12046671B2/en
Priority to EP22156511.2A priority patent/EP4195293A1/en
Priority to TW111130230A priority patent/TW202324509A/zh
Publication of CN116264253A publication Critical patent/CN116264253A/zh
Priority to US18/746,063 priority patent/US20240339534A1/en
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Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括半导体基底、沟槽以与栅极结构。沟槽设置在半导体基底中。栅极结构设置在半导体基底上。栅极结构包括栅极电极、第一栅极氧化物层与第二栅极氧化物层。栅极电极的第一部分设置在沟槽中，且栅极电极的第二部分设置在沟槽之外。第一栅极氧化物层设置在栅极电极与半导体基底之间，且第一栅极氧化物层的至少一部分设置在沟槽中。第二栅极氧化物层在垂直方向上设置在栅极电极的第二部分与半导体基底之间，且第二栅极氧化物层的厚度大于第一栅极氧化物层的厚度。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种不同厚度的栅极氧化物层的半导体装置以及其制作方法。
背景技术
在具有高压处理能力的功率组件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管组件持续受到重视。常见的DMOS晶体管组件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管组件。LDMOS晶体管组件因具有较高的操作带宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，例如中央处理器电源供应(CPUpower supply)、电源管理系统(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管组件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管组件获得较高的击穿电压(breakdown voltage)。然而，随着相关产品的要求越来越高，如何通过在结构或/及制作工艺上的设计调整来改善高压半导体组件的电性表现、可靠度或/及设置密度等特性仍是相关领域人员持续努力的方向。
发明内容
本发明提供了一种半导体装置以及其制作方法，栅极结构的一部分设置在半导体基底的沟槽中且栅极结构具有不同厚度的栅极氧化物层，由此达到缩小半导体装置所占面积或/及改善半导体装置电性表现的效果。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一沟槽以及一栅极结构。沟槽设置在半导体基底中，而栅极结构设置在半导体基底上。栅极结构包括一栅极电极、一第一栅极氧化物层以及一第二栅极氧化物层。栅极电极的一第一部分设置在沟槽中，且栅极电极的一第二部分设置在沟槽之外。第一栅极氧化物层设置在栅极电极与半导体基底之间，且第一栅极氧化物层的至少一部分设置在沟槽中。第二栅极氧化物层在一垂直方向上设置在栅极电极的第二部分与半导体基底之间，且第二栅极氧化物层的厚度大于第一栅极氧化物层的厚度。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一半导体基底中形成一沟槽，并在半导体基底上形成一栅极结构。栅极结构包括一栅极电极、一第一栅极氧化物层以及一第二栅极氧化物层。栅极电极的一第一部分设置在沟槽中，且栅极电极的一第二部分设置在沟槽之外。第一栅极氧化物层设置在栅极电极与半导体基底之间，且第一栅极氧化物层的至少一部分设置在沟槽中。第二栅极氧化物层在一垂直方向上设置在栅极电极的第二部分与半导体基底之间，且第二栅极氧化物层的厚度大于第一栅极氧化物层的厚度。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2至图7为本发明第一实施例的半导体装置的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图。
图8为本发明第二实施例的半导体装置的示意图；
图9与图10为本发明第二实施例的半导体装置的制作方法示意图，其中图10为图9之后的状况示意图。
主要组件符号说明
10 半导体基底
10A 主动(有源)区
12 隔离结构
20 垫氧化物层
20P 图案化氧化物层
20S 第二栅极氧化物层
22 漂移区
22A 第一漂移区
22B 第二漂移区
24 屏蔽层
30 沟槽
40 第一栅极氧化物层
50 栅极材料层
50G 栅极电极
60 间隙壁结构
70 源极/漏极区
70A 第一源极/漏极区
70B 第二源极/漏极区
80 图案化屏蔽层
91 蚀刻制作工艺
92 图案化制作工艺
101 半导体装置
102 半导体装置
BT1 底部
BT2 底部
BT3 底部
D1 垂直方向
D2 水平方向
GS 栅极结构
P11 第一部分
P12 第二部分
P21 第一部分
P22 第二部分
S1 上表面
S2 底表面
SW1 侧壁
SW2 侧壁
SW3 侧壁
SW4 侧壁
T1 厚度
T2 厚度
T3 厚度
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的组件，除非特别说明，其本身并不意含及代表该请求组件有任何之前的序数，也不代表某一请求组件与另一请求组件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求组件得以和另一具有相同命名的请求组件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明第一实施例的半导体装置101的示意图。如图1所示，半导体装置101包括一半导体基底10、一沟槽30以及一栅极结构GS。沟槽30设置在半导体基底10中，而栅极结构GS设置在半导体基底10上。栅极结构GS包括一栅极电极50G、一第一栅极氧化物层40以及一第二栅极氧化物层20S。栅极电极50G的一第一部分P11设置在沟槽30中，且栅极电极50G的一第二部分P12设置在沟槽30之外。第一栅极氧化物层40设置在栅极电极50G与半导体基底10之间，且第一栅极氧化物层40的至少一部分设置在沟槽30中。第二栅极氧化物层20S在一垂直方向D1上设置在栅极电极50G的第二部分P12与半导体基底10之间，且第二栅极氧化物层20S的厚度(例如图1中所示的厚度T3)大于第一栅极氧化物层40的厚度(例如图1中所示的厚度T1或/及厚度T2)。利用将栅极结构GS的一部分设置在半导体基底10的沟槽30中可相对地缩小半导体装置101在垂直方向D1上的所占面积，进而可增加半导体装置101的设置数量或/及设置密度。此外，相对较厚的第二栅极氧化物层20S可用以降低栅极结构GS边缘的电场，进而可提升半导体装置101的可靠度(reliability)或/及相关电性表现。
在一些实施例中，上述的垂直方向D1可被视为半导体基底10的厚度方向，而半导体基底10可在垂直方向D1上具有相对的一上表面S1与一底表面S2。在一些实施例中，沟槽30可为自半导体基底10的上表面S1朝向底表面S2凹陷的结构，而栅极结构GS可设置在上表面S1的一侧。此外，与垂直方向D1大体上正交的水平方向(例如图1中所示的水平方向D2以及其他与垂直方向D1正交的方向)可大体上与半导体基底10的上表面S1或/及底表面S2平行，但并不以此为限。在本文中所述在垂直方向D1上相对较高的位置或/及部件与半导体基底10的底表面S2之间在垂直方向D1上的距离可大于在垂直方向D1上相对较低的位置或/及部件与半导体基底10的底表面S2之间在垂直方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在垂直方向D1上更接近半导体基底10的底表面S2，在某个部件之上的另一部件可被视为在垂直方向D1上相对较远离半导体基底10的底表面S2，而在某个部件之下的另一部件可被视为在垂直方向D1上相对较接近半导体基底10的底表面S2。
进一步说明，在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或由其他适合的半导体材料所形成的基底。此外，在一些实施例中，半导体装置101可还包括一隔离结构12至少部分设置在半导体基底10中，用以在半导体基底10中定义出一个或多个主动区10A，而沟槽30可被视为设置在被隔离结构12在水平方向D2上围绕的主动区10A中，但并不以此为限。隔离结构12可包括单层或多层的绝缘材料例如氧化物绝缘材料或其他适合的绝缘材料，且隔离结构12可被视为浅沟槽隔离(shallow trench isolation，STI)结构，但并不以此为限。
在一些实施例中，半导体装置101可还包括两个漂移区(drift region)22(例如图1中所示的第一漂移区22A与第二漂移区22B)以及两个源极/漏极区70(例如图1中所示的第一源极/漏极区70A与第二源极/漏极区70B)。第一漂移区22A与第二漂移区22B可设置在半导体基底10中且分别位于沟槽30在水平方向D2上的两相对侧，而第一源极/漏极区70A与第二源极/漏极区70B可分别设置在第一漂移区22A与第二漂移区22B中。在一些实施例中，两个源极/漏极区70可分别为源极区与漏极区(例如第一源极/漏极区70A可为源极区而第二源极/漏极区70B可为漏极区，或者第二源极/漏极区70B可为源极区而第一源极/漏极区70A可为漏极区)，而半导体装置101可被视为双扩散漏极金属氧化物半导体(double diffuseddrain MOS，DDDMOS)结构，但并不以此为限。
在一些实施例中，漂移区22可包括利用对半导体基底10进行掺杂制作工艺(例如植入制作工艺)所形成的掺杂区，半导体基底10可为具有第一导电型态的半导体基底或包括第一导电型态的区域(例如具有第一导电型态的掺杂阱区，未绘示)，而漂移区22则可具有第二导电型态，且第二导电型态可与第一导电型态互补(complementary)。举例来说，本实施例中第一导电型态可为p型，第二导电型态可为n型，但并不以此为限。换句话说，在一些实施例中，半导体基底10可为p型半导体基底或具有p型阱区的半导体基底，而漂移区22可为n型掺杂区，或者半导体基底10可为n型半导体基底或具有n型阱区的半导体基底，而漂移区22可为p型掺杂区。在一些实施例中，源极/漏极区70可包括利用掺杂制作工艺(例如植入制作工艺)于半导体基底10中所形成的掺杂区，源极/漏极区70的导电型态可与漂移区22的导电型态相同，但源极/漏极区70的掺杂浓度可高于漂移区22的掺杂浓度，例如源极/漏极区70可为n型重掺杂区，但并不以此为限。
在一些实施例中，栅极电极50G的第一部分P11可设置在沟槽30中且在水平方向D2上设置在两个漂移区22之间。第一栅极氧化物层40的至少一部分可在水平方向D2上设置在栅极电极50G的第一部分P11与各漂移区22之间。举例来说，第一栅极氧化物层40的一部分可在水平方向D2上设置在栅极电极50G的第一部分P11与第一漂移区22A之间且直接接触栅极电极50G的第一部分P11与第一漂移区22，而第一栅极氧化物层40的另一部分可在水平方向D2上设置在栅极电极50G的第一部分P11与第二漂移区22B之间且直接接触栅极电极50G的第一部分P11与第二漂移区22B，但并不以此为限。
在一些实施例中，第一栅极氧化物层40可大体上共形地(conformally)设置在沟槽30的表面上，故在垂直方向D1上设置在栅极电极50G的第一部分P11与半导体基底10之间的第一栅极氧化物层40的厚度T1可与在水平方向D2上设置在栅极电极50G的第一部分P11与漂移区22之间的厚度T2大体上相等，但并不以此为限。利用使栅极电极50G与第一栅极氧化物层40的至少一部分设置在沟槽30中且使第一栅极氧化物层40共形地设置在沟槽30的表面上，可使栅极电极50G与漂移区22之间互相重叠的区域沿沟槽30的侧壁延伸，故可在一定的重叠区域要求下相对缩小半导体装置101或/与栅极结构GS在垂直方向D1上的所占面积。在一些实施例中，沟槽30的侧壁可为倾斜侧壁(即未与垂直方向D1平行)，而各漂移区22的一部分可在垂直方向D1上设置在沟槽30之下，但并不以此为限。此外，在一些实施例中，各漂移区22的底部(例如第一漂移区22A的底部BT1以及第二漂移区22B的底部BT2)可在垂直方向D1上低于沟槽30的底部BT3，由此提升半导体装置101的电性表现(例如耐压能力)，但并不以此为限。在一些实施例中，上述的底部BT1、底部BT2以及底部BT3可分别为第一漂移区22A、第二漂移区22B以及沟槽30在垂直方向D1上的最底(bottommost)部分，而底部BT1、底部BT2以及底部BT3也可被视为第一漂移区22A、第二漂移区22B以及沟槽30中分别与半导体基底10的底表面S2之间距离最短的部分，但并不以此为限。
在一些实施例中，第二栅极氧化物层20S可设置在沟槽30之外且位于栅极结构GS中的相对边缘，例如第二栅极氧化物层20S可位于栅极结构GS在水平方向D2上的相对两端，但并不以此为限。此外，第二栅极氧化物层20S可在垂直方向D1上设置在栅极电极50G的第二部分P12与各漂移区22之间。举例来说，第二栅极氧化物层20S的一部分可在垂直方向D1上设置在栅极电极50G的第二部分P12与第一漂移区22A之间，而第二栅极氧化物层20S的另一部分可在垂直方向D1上设置在栅极电极50G的第二部分P12与第二漂移区22B之间，且第二栅极氧化物层20S的厚度T3可大于第一栅极氧化物层40的厚度(例如厚度T1或/及厚度T2)。此外，上述的厚度T1可被视为设置在沟槽30的底部的第一栅极氧化物层40在垂直方向D1上的长度，而上述的厚度T3可被视为第二栅极氧化物层20S在垂直方向D1上的长度，但并不以此为限。
在一些实施例中，第一栅极氧化物层40与第二栅极氧化物层20S可分别通过不同的制作工艺形成，故第一栅极氧化物层40的材料组成可视设计需要而与第二栅极氧化物层20S的材料组成相同或不相同。举例来说，第一栅极氧化物层40与第二栅极氧化物层20S可分别包括氧化硅或其他适合的氧化物介电材料。在一些实施例中，第一栅极氧化物层40与第二栅极氧化物层20S具有相似的材料(例如可均为氧化硅，但并不以此为限)，但由于可用不同的制作工艺分别形成第一栅极氧化物层40与第二栅极氧化物层20S，故第一栅极氧化物层40与第二栅极氧化物层20S可因此具有不同的材料特性(例如不同的密度、不同的晶格排列状况、不同的硅氧原子比例或/及不同的等效介电常数等)。在一些实施例中，第二栅极氧化物层20S可设置在沟槽30之外而完全未设置在沟槽30中，第一栅极氧化物层40可与第二栅极氧化物层20S直接相连，且栅极电极50G可在垂直方向D1上完全覆盖第一栅极氧化物层40与第二栅极氧化物层20S，但并不以此为限。
在一些实施例中，半导体装置101可还包括一间隙壁结构60设置在栅极结构GS的侧壁上，而间隙壁结构60可包括单层或多层的介电材料，例如氮化硅、氮氧化硅或其他适合的介电材料。在一些实施例中，栅极电极50G的第二部分P12的侧壁SW1与第二栅极氧化物层20S的侧壁SW2可大体上彼此切齐而可一并被视为栅极结构GS的侧壁，故间隙壁结构60可设置在栅极电极50G的第二部分P12的侧壁SW1上以及第二栅极氧化物层20S的侧壁SW2上且直接接触侧壁SW1与侧壁SW2，但并不以此为限。在一些实施例中，栅极电极50G可大体上共形地设置在半导体基底10上以及沟槽30中，故栅极电极50G的上表面可具有一凹陷表面在垂直方向D1上与沟槽30对应设置，而此凹陷表面的侧壁SW3可被视为栅极结构GS的内侧侧壁，但并不以此为限。此外，设置在沟槽30中的栅极电极50G的第一部分P11可与设置在沟槽30之外的栅极电极50G的第二部分P12直接相连。在一些实施例中，上述的间隙壁结构60可因为制作方法影响而使得间隙壁结构60还部分设置在栅极结构GS的内侧侧壁(例如侧壁SW3)上，但并不以此为限。在一些实施例中，栅极电极50G可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由导电功函数层以及低电阻层所堆栈而成的金属栅极结构，但并不以此为限。
请参阅图1至图7。图2至图7所绘示为本发明第一实施例的半导体装置的制作方法示意图，其中图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，而图7绘示了图6之后的状况示意图。在一些实施例中，图1可被视为绘示了图7之后的状况示意图，但并不以此为限。如图1所示，本实施例的半导体装置101的制作方法可包括下列步骤。首先，在半导体基底10中形成沟槽30，并在半导体基底10上形成栅极结构GS。栅极结构GS包括栅极电极50G、第一栅极氧化物层40以及第二栅极氧化物层20S。栅极电极50G的第一部分P11设置在沟槽30中，且栅极电极50G的第二部分P12设置在沟槽30之外。第一栅极氧化物层40设置在栅极电极50G与半导体基底10之间，且第一栅极氧化物层40的至少一部分设置在沟槽30中。第二栅极氧化物层20S在垂直方向D1上设置在栅极电极50G的第二部分P12与半导体基底10之间，且第二栅极氧化物层20S的厚度T3大于第一栅极氧化物层40的厚度T1或/及厚度T2。
进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图2所示，在半导体基底10上形成一垫氧化物(pad oxide)层20，而隔离结构12可在形成垫氧化物层20的步骤之前形成在半导体基底10中。垫氧化物层20可包括氧化硅或其他适合的氧化物介电材料，而垫氧化物层20可通过适合的制作工艺方式(例如氧化制作工艺或/及沉积制作工艺)形成。此外，还可在半导体基底10中形成两个漂移区22，漂移区22可形成在被隔离结构12定义的主动区10A中，故漂移区22可被隔离结构12在水平方向(例如水平方向D2或/及其他与垂直方向D1正交的方向)上围绕。在一些实施例中，漂移区22可在垫氧化物层20形成之后形成在半导体基底10中，但并不以此为限。在一些实施例中，也可视设计需要而在形成漂移区22之后才形成垫氧化物层20。此外，在一些实施例中，也可视设计需要而在半导体基底10中形成掺杂阱区(未绘示)，而掺杂阱区可在形成漂移区22之前通过适合的掺杂制作工艺形成在半导体基底10中，但并不以此为限。
如图2至图3所示，可在垫氧化物层20上形成一屏蔽层24，并利用屏蔽层24对垫氧化物层20以及半导体基底10进行一蚀刻制作工艺91，用以形成沟槽30。换句话说，垫氧化物层20的一部分以及半导体基底10的一部分可被蚀刻制作工艺91移除，而垫氧化物层20可被蚀刻制作工艺91蚀刻而成为一图案化氧化物层20P，且图案化氧化物层20P可位于沟槽30之外。在一些实施例中，屏蔽层24可包括氮化硅或其他适合的屏蔽材料，且屏蔽层24的材料组成可不同于垫氧化物层20与半导体基底10的材料组成，由此提供所需的蚀刻选择比。在一些实施例中，漂移区22可在形成垫氧化物层20之后以及蚀刻制作工艺91之前形成在半导体基底10中，各漂移区22的一部分可被蚀刻制作工艺91移除，用以形成沟槽30，而两个漂移区22可分别位于沟槽30在水平方向D2上的两相对侧，且各漂移区22的一部分可被沟槽30暴露出。然后，如图3至图4所示，可在沟槽30形成之后将屏蔽层24移除。
如图4至图5所示，可形成第一栅极氧化物层40。在一些实施例中，第一栅极氧化物层40可通过氧化制作工艺例如临场蒸气产生(in-situ steam generation，ISSG)制作工艺、沉积制作工艺例如原子层沉积(atomic layer deposition，ALD)制作工艺或其他适合的方式形成。举例来说，当第一栅极氧化物层40是以氧化制作工艺形成时，第一栅极氧化物层40可形成在被沟槽30暴露出的半导体基底10以及漂移区22上而未直接形成在图案化氧化物层20P的上表面上，而第一栅极氧化物层40可与图案化氧化物层20P的侧边相连，但并不以此为限。此外，在一些实施例中，图案化氧化物层20P可在后续的制作工艺中被图案化而成为上述的第二栅极氧化物层，故第一栅极氧化物层40的厚度(例如厚度T1或/及厚度T2)可小于图案化氧化物层20P的厚度(例如厚度T3)。
如图5至图6所示，可在半导体基底10上形成一栅极材料层50，栅极材料层50可部分形成在沟槽30中且部分形成在沟槽30之外(例如形成在图案化氧化物层20P上)，而图案化氧化物层20P可在垂直方向D1上位于栅极材料层50与半导体基底10之间。换句话说，栅极材料层50可在形成沟槽30的步骤(例如图3所示的蚀刻制作工艺91)之后形成，而第一栅极氧化物层40则可在蚀刻制作工艺91之后以及形成栅极材料层50的步骤之前形成。在一些实施例中，栅极材料层50可大体上共形地形成在图案化氧化物层20P上以及沟槽30中，故栅极材料层50的上表面可具有一凹陷表面与沟槽30在垂直方向D1上对应设置，但并不以此为限。栅极材料层50可包括非金属导电材料(例如经掺杂的多晶硅)或其他适合的导电材料。在一些实施例中，栅极材料层50可包括多层的材料层(未绘示)，例如一导电材料层以及一介电材料层堆栈设置，而当介电材料层设置在导电材料层上时，此介电材料层可被视为栅极盖层，但并不以此为限。然后，可在栅极材料层50上形成图案化屏蔽层80，并利用图案化屏蔽层80作为屏蔽对栅极材料层50以及图案化氧化物层20P进行一图案化制作工艺92。
如图6至图7所示，在一些实施例中，图案化制作工艺92可包括一个或多个蚀刻步骤分别对未被图案化屏蔽层80覆盖的栅极材料层50以及图案化氧化物层20P进行蚀刻，而图案化屏蔽层80可在图案化制作工艺92之后被移除。栅极材料层50可被图案化制作工艺92图案化而成为栅极电极50G，而图案化氧化物层20P可被图案化制作工艺92图案化而成为第二栅极氧化物层20S。在一些实施例中，由于可利用同一个屏蔽(例如图案化屏蔽层80)进行图案化制作工艺92而形成栅极电极50G与第二栅极氧化物层20S，故栅极电极50G的侧壁SW1与第二栅极氧化物层20S的侧壁SW2可大体上彼此切齐而可一并被视为栅极结构GS的侧壁，但并不以此为限。此外，在本发明中，用以形成栅极结构GS的方法可包括但并不以上述图2至图7所示的步骤为限。换句话说，也可视设计需要而使用其他方法形成如图7与图1中所示的栅极结构GS。
如图7与图1所示，在形成栅极结构GS之后，可在栅极结构GS的侧壁(例如侧壁SW1与侧壁SW2)上形成间隙壁结构60，故间隙壁结构60可位于栅极电极50G的第二部分P12的侧壁SW1上以及第二栅极氧化物层20S的侧壁SW2上。然后，可利用间隙壁结构60作为屏蔽对漂移区22进行掺杂制作工艺而在漂移区22中形成源极/漏极区70。在一些实施例中，间隙壁结构60可利用对形成在栅极结构GS以及半导体基底10上的间隙壁材料层进行回蚀刻而形成，故间隙壁结构60可还部分形成在栅极结构GS的内侧侧壁(例如侧壁SW3)上，但并不以此为限。换句话说，间隙壁结构60也可利用其他适合的方式形成在栅极结构GS的侧壁上而未形成在栅极结构GS的内侧侧壁上。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图8。图8所绘示为本发明第二实施例的半导体装置102的示意图。如图8所示，在半导体装置102中，第一栅极氧化物层40的一第一部分P21可设置在沟槽30中，且第一栅极氧化物层40的一第二部分P22可在垂直方向D1上设置在栅极电极50G的第二部分P12与第二栅极氧化物层20S之间。在一些实施例中，设置在沟槽30之外的第一栅极氧化物层40可覆盖第二栅极氧化物层20S的内侧侧壁与上表面而与第二栅极氧化物层20S直接接触，且设置在沟槽30之外的第一栅极氧化物层40可与设置在沟槽30内的第一栅极氧化物层40的第一部分P21直接相连。在一些实施例中，栅极电极50G的第二部分P12的侧壁SW1、第二栅极氧化物层20S的侧壁SW2以及第一栅极氧化物层40的第二部分P22的侧壁SW4可大体上彼此切齐而可一并被视为栅极结构GS的侧壁，故间隙壁结构60可设置在侧壁SW1、侧壁SW2以及侧壁SW4上且直接接触侧壁SW1、侧壁SW2以及侧壁SW4，但并不以此为限。
请参阅图8至图10。图9与图10所绘示为本发明第二实施例的半导体装置102的制作方法示意图，而图10绘示了图9之后的状况示意图。在一些实施例中，图8可被视为绘示了图10之后的状况示意图，但并不以此为限。如图9所示，在一些实施例中，第一栅极氧化物层40可通过沉积制作工艺(例如原子层沉积制作工艺或其他适合的沉积方式)形成，故第一栅极氧化物层40可形成在图案化氧化物层20P上以及形成在被沟槽30暴露出的半导体基底10与漂移区22上，且第一栅极氧化物层40可覆盖图案化氧化物层20P的侧边与上表面并与图案化氧化物层20P直接相连，但并不以此为限。在第一栅极氧化物层40形成之后，可形成栅极材料层50以及图案化屏蔽层80，并利用图案化屏蔽层80作为屏蔽对栅极材料层50、第一栅极氧化物层40以及图案化氧化物层20P进行图案化制作工艺92。
如图9至图10所示，在一些实施例中，图案化制作工艺92可包括一个或多个蚀刻步骤分别对未被图案化屏蔽层80覆盖的栅极材料层50、第一栅极氧化物层40以及图案化氧化物层20P进行蚀刻。在一些实施例中，在图案化制作工艺92之后，栅极电极50G的侧壁SW1、第二栅极氧化物层20S的侧壁SW2以及第一栅极氧化物层40的第二部分P22的侧壁SW4可大体上彼此切齐而可一并被视为栅极结构GS的侧壁，但并不以此为限。如图10与图8所示，在形成栅极结构GS之后，可形成间隙壁结构60以及源极/漏极区70。在一些实施例中，间隙壁结构60可形成在栅极结构GS的侧壁(例如侧壁SW1、侧壁SW4与侧壁SW2)上并直接接触栅极结构GS的侧壁，但并不以此为限。
综上所述，在本发明的半导体装置以及其制作方法中，利用将栅极结构的一部分设置在半导体基底的沟槽中可相对地缩小半导体装置在垂直方向上的所占面积，进而可增加半导体装置的设置数量或/及设置密度。此外，相对较厚的第二栅极氧化物层可用以降低栅极结构边缘的电场，进而可提升半导体装置的可靠度或/及相关电性表现。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，包括：
半导体基底；
沟槽，设置在该半导体基底中；以及
栅极结构，设置在该半导体基底上，其中该栅极结构包括：
栅极电极，其中该栅极电极的第一部分设置在该沟槽中，且该栅极电极的第二部分设置在该沟槽之外；
第一栅极氧化物层，设置在该栅极电极与该半导体基底之间，其中该第一栅极氧化物层的至少一部分设置在该沟槽中；以及
第二栅极氧化物层，在垂直方向上设置在该栅极电极的该第二部分与该半导体基底之间，其中该第二栅极氧化物层的厚度大于该第一栅极氧化物层的厚度。
2.如权利要求1所述的半导体装置，还包括：
两个漂移区，设置在该半导体基底中且分别位于该沟槽在水平方向上的两相对侧。
3.如权利要求2所述的半导体装置，其中该栅极电极的该第一部分在该水平方向上设置在该两个漂移区之间。
4.如权利要求3所述的半导体装置，其中该第一栅极氧化物层的一部分在该水平方向上设置在该栅极电极的该第一部分与各该漂移区之间。
5.如权利要求2所述的半导体装置，其中该第二栅极氧化物层在该垂直方向上设置在该栅极电极的该第二部分与各该漂移区之间。
6.如权利要求2所述的半导体装置，其中各该漂移区的一部分在该垂直方向上设置在该沟槽之下。
7.如权利要求1所述的半导体装置，其中该第一栅极氧化物层的第一部分设置在该沟槽中，且该第一栅极氧化物层的第二部分在该垂直方向上设置在该栅极电极的该第二部分与该第二栅极氧化物层之间。
8.如权利要求1所述的半导体装置，还包括：
间隙壁结构，设置在该栅极结构的侧壁上，其中该间隙壁结构设置在该栅极电极的该第二部分的侧壁上以及该第二栅极氧化物层的侧壁上。
9.如权利要求1所述的半导体装置，其中该第一栅极氧化物层的材料组成与该第二栅极氧化物层的材料组成不相同。
10.如权利要求1所述的半导体装置，其中该垂直方向为该半导体基底的厚度方向。
11.一种半导体装置的制作方法，包括：
在半导体基底中形成沟槽；以及
在该半导体基底上形成栅极结构，其中该栅极结构包括：
栅极电极，其中该栅极电极的第一部分设置在该沟槽中，且该栅极电极的第二部分设置在该沟槽之外；
第一栅极氧化物层，设置在该栅极电极与该半导体基底之间，其中该第一栅极氧化物层的至少一部分设置在该沟槽中；以及
第二栅极氧化物层，在垂直方向上设置在该栅极电极的该第二部分与该半导体基底之间，其中该第二栅极氧化物层的厚度大于该第一栅极氧化物层的厚度。
12.如权利要求11所述的半导体装置的制作方法，其中形成该栅极结构的方法包括：
在该半导体基底上形成垫氧化物层；以及
对该垫氧化物层以及该半导体基底进行蚀刻制作工艺，用以形成该沟槽，其中该垫氧化物层被该蚀刻制作工艺蚀刻而成为图案化氧化物层。
13.如权利要求12所述的半导体装置的制作方法，其中形成该栅极结构的该方法还包括：
在该蚀刻制作工艺之后，在该半导体基底上形成栅极材料层，其中该栅极材料层部分形成在该沟槽中且部分形成在该沟槽之外，且该图案化氧化物层在该垂直方向上位于该栅极材料层与该半导体基底之间；以及
对该栅极材料层以及该图案化氧化物层进行图案化制作工艺，其中该栅极材料层被该图案化制作工艺图案化而成为该栅极电极，且该图案化氧化物层被该图案化制作工艺图案化而成为该第二栅极氧化物层。
14.如权利要求13所述的半导体装置的制作方法，其中形成该栅极结构的该方法还包括：
在该蚀刻制作工艺之后以及形成该栅极材料层之前，形成该第一栅极氧化物层。
15.如权利要求12所述的半导体装置的制作方法，还包括：
在形成该垫氧化物层之后以及该蚀刻制作工艺之前，在该半导体基底中形成两个漂移区，其中各该漂移区的一部分被该蚀刻制作工艺移除，用以形成该沟槽，且该两个漂移区分别位于该沟槽在水平方向上的两相对侧。
16.如权利要求15所述的半导体装置的制作方法，其中各该漂移区的底部在该垂直方向上低于该沟槽的底部。
17.如权利要求15所述的半导体装置的制作方法，其中该栅极电极的该第一部分在该水平方向上位于该两个漂移区之间，且该第一栅极氧化物层的一部分在该水平方向上位于该栅极电极的该第一部分与各该漂移区之间。
18.如权利要求15所述的半导体装置的制作方法，其中该第二栅极氧化物层在该垂直方向上位于该栅极电极的该第二部分与各该漂移区之间。
19.如权利要求11所述的半导体装置的制作方法，其中该第一栅极氧化物层的第一部分位于该沟槽中，且该第一栅极氧化物层的第二部分在该垂直方向上位于该栅极电极的该第二部分与该第二栅极氧化物层之间。
20.如权利要求11所述的半导体装置的制作方法，还包括：
在该栅极结构的侧壁上形成间隙壁结构，其中该间隙壁结构位于该栅极电极的该第二部分的侧壁上以及该第二栅极氧化物层的侧壁上。
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