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KR100525615B1 - 고내압 전계효과 트랜지스터 및 이를 형성하는 방법 - Google Patents

고내압 전계효과 트랜지스터 및 이를 형성하는 방법 Download PDF

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KR100525615B1
KR100525615B1 KR10-2003-0065891A KR20030065891A KR100525615B1 KR 100525615 B1 KR100525615 B1 KR 100525615B1 KR 20030065891 A KR20030065891 A KR 20030065891A KR 100525615 B1 KR100525615 B1 KR 100525615B1
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Abstract

높은 브레이크다운 전압을 가지는 전계효과 트랜지스터 및 이를 형성하는 방법이 개시되어 있다. 유효채널길이(effective channel length)를 증가시키고, 게이트의 모서리 부분에서의 전계의 집중을 회피하기 위해 채널영역에 요부를 형성하고, 요부상에 보호산화막을 형성하며 보호산화막 하부에 저농도 소스/드레인 영역을 형성한다. 요부상에 형성된 보호산화막은 저농도 소스/드레인 영역을 보호하며, 전계의 집중을 방지한다. 또한, 저농도 소스/드레인 영역에는 트랜지스터 외부로부터 전원이 직접 접속되지 않고, 고농도 소스/드레인 영역을 통해 접속되므로 유효채널길이를 증가시키는 역할을 한다.

Description

고내압 전계효과 트랜지스터 및 이를 형성하는 방법{Field Effect Transistor with high breakdown voltage and Method of forming the same}
본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로 더욱 상세하게는 높은 브레이크다운 전압(breakdown voltage)을 가지는 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
알려진 바에 따른 MOS 전계효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect Transistor, MOSFET)는 3가지의 동작영역을 가진다.
도 1은 증가형 NMOSFET의 동작을 설명하기 위한 특성 그래프이다.
도 1을 참조하면, 문턱전압(threshold voltage) Vt가 양의 값을 가지며, 게이트와 소스간의 전압 Vgs 가 문턱전압 Vt 이상일 때, 채널영역에 반전층이 형성되어 트랜지스터는 도통된다.
Vt 이하인 Vgs에서는 반전층이 형성되지 않아 트랜지스터에서 도전성 채널인 반전층이 형성되지 않으며, 트랜지스터는 동작하지 않는다. 이를 컷-오프 영역이라 한다.
Vgs가 Vt 이상일 경우, 채널영역에서 반전층이 형성되어 소스와 드레인 사이에는 전류가 흐르게 된다. 흐르는 전류의 양은 드레인과 소스 사이의 전압차인 Vds에 따라 결정된다. Vds가 낮은 경우, 채널을 통해 흐르는 전류는 선형적인 특성을 가진다. 즉, Vds의 증가에 비례하여 전류가 증가한다. 이러한 선형 동작영역을 트라이오드 영역이라 한다.
Vds가 점점 증가하면, 드레인 영역 부근의 채널의 깊이는 얕아지며, Vds가 Vs 이상이 되면, 드레인 영역 부근의 채널은 핀치-오프된다. 이때의 Vs는 Vgs-Vt이다. 채널이 핀치-오프된 영역에는 반전층이 형성되지 않으며, 핀치-오프된 영역에는 공핍영역이 형성되고, 공핍영역 사이의 전압차에 의해 전자들이 공핍영역을 가로질러 이동하게 된다. 채널이 핀치-오프된 상태에서의 트랜지스터의 동작은 Vds의 증가에 둔감한 정전류원의 특성을 가진다. 이때의 트랜지스터의 동작을 포화(saturation)영역에서의 동작이라 한다.
포화영역에서 Vds가 계속해서 증가하면, 핀치-오프되는 영역은 점점 확장되어 채널의 길이는 짧아진다. 이를 채널 길이 변조(channel length modulation)라 한다. 채널의 길이가 짧아짐에 따라 채널과 드레인 사이의 공핍영역의 길이는 확장되고 Vds의 증가에 따라 채널을 흐르는 전류 Ids도 소량 증가한다.
Vds가 소정의 전압 Vb 이상이 되면, 반전층은 사라지고 드레인과 소스 사이에는 공핍영역만 존재하게 된다. 이때 드레인에서는 누설전류가 발생하여 포화영역에서의 Ids보다 큰 전류가 흐르게 된다. 이는 채널의 길이가 2um 이하인 경우에 발생하는 현상으로 드레인과 소스의 공핍영역이 전자의 이동을 방해하는 에너지 장벽을 낮추어주기 때문에 발생하는 현상이다. Vds가 증가하면 에너지 장벽 또한 더욱 낮아지고 누설전류는 더욱 증가하게 된다. 그러나, 누설전류가 Vds의 증가에 따라 급준하게 증가하지 않으므로 이를 펀치-스루(punch-through) 또는 소프트 브레이크다운(soft breakdown)이라 한다.
계속해서 Vds를 증가시키면 애벌런치 효과(avalanche effect)에 의한 채널 브레이크다운이 발생한다. MOSFET에서 게이트 하단에 위치한 드레인의 코너 부분에는 채널의 중앙부에 비해 높은 전계가 형성된다. 이러한 전계에 의해 전하 운반체(charge carrier)는 상온에서 가지는 운동에너지보다 훨씬 큰 운동에너지를 가지며, 이를 핫-케리어(hot-carrier)라 한다. 높은 운동에너지를 가진 핫-케리어는 기판으로 유입되어 기판을 이루는 원자들과 충돌하여 전자-홀 쌍들(electron-hole pairs)을 생성한다. 이를 애벌런치 효과라 한다.
NMOSFET의 경우, p형의 기판에 축적된 홀들은 소스와 기판사이의 정방향전압을 형성한다. 만일 이러한 정방향전압이 약 0.6V 가 되면, 전자들은 소스에서 기판으로 유입될 수 있다. 이는 MOSFET와 평행한 Bipolar npn 트랜지스터의 동작을 수행하는 것과 동일한 효과를 가져온다. 따라서, 베이스가 되는 기판에 약간의 홀들이 유입되어도 에미터와 컬렉터 사이에 많은 전류가 흐르는 통상의 BJT(Bipolar Juntion Transistor)의 동작이 일어난다. 이러한 매커니즘에 의해 드레인과 소스 사이에는 소량의 전압증가에도 급준한 전류의 증가가 발생한다. 이를 채널 브레이크다운이라 한다.
상술한 바와 같은 브레이크다운이 발생하는 전압을 상승시키기 위해서는 채널의 길이가 길어져야 한다. 또한, MOSFET에서 게이트 하단에 위치한 드레인의 코너 부분에서 채널의 중앙부에 비해 높은 전계가 형성되어, 이러한 전계에 의한 핫-케리어의 발생을 억제하여야 한다. 따라서, 핫-케리어의 발생을 억제하기 위해서는 드레인의 코너 부분에서 형성되는 전계의 세기를 낮추어주는 트랜지스터의 구조가 구비되어야 한다.
채널의 길이를 증가시키는 방법은 트랜지스터가 차지하는 면적이 넓어짐을 뜻하므로 고집적화되는 반도체 제조 경향에는 어울리지 않는다. 한국특허 제10-0206957에는 트랜지스터의 면적을 확장함이 없이 높은 항복전압을 가지는 고내압 반도체 소자 및 그 제조방법이 개시되어 있다. 이는 액티브 영역 상에 2개의 트렌치 구조물을 형성하고 트렌치 구조물의 저면에 저농도의 소스/드레인을 형성하는 것으로 유효채널길이(effective channel length)를 확장한 기술이다. 그러나 이에는 이어지는 후속공정에서 저농도의 소스/드레인 영역을 보호하는 방법이 개시되어있지 않으며, 드레인의 코너 부분에서 형성되는 전계의 세기를 낮추어주는 트랜지스터의 구조에 대하여는 침묵하고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 높은 브레이크다운 전압을 가지는 전계효과 트랜지스터를 제공한다.
본 발명의 제2 목적은 높은 브레이크다운 전압을 가지는 전계효과 트랜지스터의 제조방법을 제공한다.
상기 제1 목적을 달성하기 위한 본 발명은, 반도체 기판에 형성되고 액티브 영역을 정의하기 위해 소자분리용 트렌치를 매립하는 절연물층; 상기 액티브 영역의 중앙의 채널영역 상부에 형성된 게이트; 상기 게이트와 상기 절연물층 사이에 형성된 보호산화막; 상기 보호산화막 하부에 형성된 저농도 소스/드레인; 및 상기 보호산화막과 절연물층 사이에 형성된 고농도 소스/드레인을 포함하는 고내압 전계효과 트랜지스터를 제공한다.
상기 제2 목적을 달성하기 위하여, 본 발명은 반도체 기판에 액티브 영역을 정의하기 위해 소자 분리용 트렌치를 절연물로 매립하는 단계; 상기 액티브 영역에 적어도 하나의 요부를 형성하기 위해 상기 액티브 영역을 선택적으로 식각하는 단계; 상기 요부를 완전히 매립하는 산화물층을 형성하기 위해 산화물을 증착하는 단계; 상기 요부의 표면 부위에 저농도 소스/드레인을 형성하기 위해 상기 산화물이 형성된 상기 요부에 저농도의 이온을 주입하는 단계; 상기 요부를 매립하는 상기 산화물 이외의 상기 액티브 영역상에 형성된 상기 산화물을 제거하여 상기 요부상의 보호산화막을 형성하는 단계; 상기 보호산화막들 사이에 게이트를 형성하는 단계; 및 상기 보호산화막들과 상기 절연물 사이에 고농도의 소스/드레인을 형성하기 위해 고농도의 이온을 주입하는 단계를 포함하는 고내압 전계효과 트랜지스터 제조 방법을 제공한다.
또한 상기 제2 목적은 반도체 기판에 액티브 영역을 정의하기 위해 소자 분리용 트렌치를 절연물로 매립하는 단계; 상기 액티브 영역의 좌우측에 요부들을 형성하기 위해 상기 액티브 영역을 선택적으로 식각하는 단계; 상기 요부들이 형성된 상기 반도체 기판상에 스크린산화막을 성장시키는 단계; 상기 스크린산화막이 성장된 요부의 표면 부위에 저농도 소스/드레인을 형성하기 위해 저농도의 이온을 주입하는 단계; 상기 요부가 형성된 반도체 기판 표면을 노출시키기 위해 스크린산화막을 제거하는 단계; 상기 노출된 반도체 기판 표면에 상기 요부들을 완전히 매립하는 산화물을 증착하는 단계; 및 상기 요부를 매립하는 상기 산화물 이외의 상기 액티브 영역상에 형성된 상기 산화물을 제거하여 상기 요부상의 보호산화막을 형성하는 단계; 상기 보호산화막들 사이에 게이트를 형성하는 단계; 및 상기 보호산화막들과 상기 절연물 사이에 고농도의 소스/드레인을 형성하기 위해 고농도의 이온을 주입하는 단계를 포함하는 고내압 전계효과 트랜지스터 제조 방법의 제공에 의해서도 달성될 수 있다.
본 발명에 따르면, 저농도 도핑 영역상에 보호산화막을 형성하여 후속공정에서 저농도 도핑 영역을 보호하고, 유효채널길이(effect channel length)를 확장하여 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 얻을 수 있다. 또한, 게이트 전극 하단의 전계의 집중을 회피하여 전계의 집중에 따른 핫-케리어의 발생을 억제하여 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 얻을 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 2는 본 발명의 제1 실시예에 의해 제조된 전계효과 트랜지스터의 단면도이다.
도 2를 참조하면, 반도체 기판(100)상에 액티브 영역을 정의하기 위한 트렌치 구조물이 형성되고, 트렌치 구조물을 매립하는 절연물층(106)이 도시된다. 절연물층(106)에 의해 정의된 액티브 영역에 전계효과 트랜지스터가 위치한다.
액티브 영역의 중앙에는 게이트가 형성된다. 게이트는 반도체 기판(100)과 접촉하는 부분에 유전막(116)을 가지고, 상기 유전막(116) 상면에 도전층(118)을 가진다. 또한 게이트는 필요에 따라 측벽 스페이서를 포함할 수 있고, 상기 도전층(118) 상부에 하드마스크층을 구비할 수 있다.
게이트의 양측면으로 보호산화막(114)이 도시된다. 또한 보호산화막(114) 하부에는 저농도 도핑 영역인 n-/p-영역(112)이 형성되어 있다. 보호산화막(114)은 게이트 양 측면에 형성된 요부를 매립하는 형상을 가지며, 바람직하게는 반도체 기판(100) 표면에 비해 볼록한 형상을 가진다. 상기 요부는 기판 표면에 대해 수직한 프로파일을 가질 수 있으며, 바람직하게는 상면이 저면보다 넓은 구조를 가진다. 이러한 보호산화막(114)의 구조는 게이트의 양측부의 전계를 분산시키는 효과를 가져온다.
보호산화막(114)과 절연물층(106) 사이에는 고농도 도핑 영역인 n+/p+영역(120)이 형성되어 있다. 상기 n+/p+영역(120)은 소스/드레인이 되며, 저농도 도핑 영역인 n-/p-영역(112)과 접하도록 형성된다.
상술한 전계효과 트랜지스터는 드레인의 코너부분과 게이트 사이에 보호산화막이 개재되어 핫-캐리어의 발생에 따른 채널 브레이크다운이 발생하기 어려운 구조를 가진다. 또한 보호산화막(114)의 저면에 저농도 도핑 영역이 형성되어 유효채널길이 상승에 따른 높은 채널 브레이크다운 전압을 얻을 수 있다.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 따라 전계효과 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 패드산화막(102) 및 질화막(104)이 순차적으로 형성된다. 상기 패드산화막(102)은 반도체 기판(100)과 질화막(104) 사이의 열팽창계수(coefficient of thermal expansion)의 차이에 의해 반도체 기판이 인장력을 받는 것을 방지하기 위한 스트레스 버퍼(stress buffer)의 역할을 한다. 또한 상기 패드산화막(102)은 900℃ 내지 1200℃의 온도에서 산소를 공급하여 상기 반도체 기판 표면을 산화시키는 건식산화법에 의해 형성됨이 바람직하다.
상기 질화막(104)은 SiN으로 이루어지며, 화학기상증착(chemical vapor deposition), 물리기상증착(physical vapor deposition) 또는 원자층증착(atomic layer deposition)으로 형성될 수 있다.
도 3b를 참조하면, 질화막(104) 상면에 포토레지스트를 도포한 다음, 이를 패터닝하고 노출된 질화막에 대해 식각공정을 수행하면, 패드산화막(102)의 일부분이 노출된다.
도 3c를 참조하면, 반도체 기판(100) 상에 트랜지스터가 형성되는 액티브 영역을 정의하기 위한 트렌치 및 이를 매립하는 절연물층(106)이 도시된다. 먼저 노출된 패드산화막 및 패드산화막 하부의 기판에 대해 식각공정을 수행하여 트렌치를 형성한다. 트렌치가 형성되면, 기판 상면의 포토레지스트를 제거하고 산화분위기에서 기판을 열처리하여 식각공정에 의한 트렌치 주변부의 벌크(bulk)영역의 결정결함들을 큐어링(curing)한다.
계속해서, 트렌치를 완전히 매립하도록 상기 트렌치 및 상기 질화막상에 절연물을 증착한다. 또는 SOG(spin on glass)를 기판상에 도포할 수도 있다. 트렌치에 절연물이 완전히 매립되면, 에치-백 또는 화학적 기계적 연마를 통해 질화막상의 절연물 및 트렌치 상부의 절연물을 제거한다. 바람직하게는 상기 질화막을 저지막으로 하여 화학적 기계적 연마를 통해 절연물을 제거한다. 이어서 상기 질화막 및 패드산화물을 제거하면 반도체 기판(100)상에 절연물층(106)이 형성된다. 형성된 절연물층(106)에 의해 소자분리공정에 따른 액티브 영역이 정의된다. 상기 절연물층(106)은 SiO2로 형성함이 바람직하다.
도 3d를 참조하면, 액티브 영역의 양측면에 2개의 요부(108)가 형성되어있다. 액티브 영역이 정의된 기판 표면에 포토레지스트가 도포되고 패터닝되면 요부가 형성되는 기판 표면에는 포토레지스트가 제거된 상태가 된다. 계속해서 식각공정이 수행되면 액티브 영역의 양측면에 요부(108)가 형성된다. 상기 식각공정이 완료되면 기판 상면의 포토레지스트를 제거한다.
도 3e를 참조하면, 요부가 형성된 기판상에 산화물을 증착하여 산화막(110)을 형성한다. 상기 산화막(110)은 상기 요부들을 완전히 매립하도록 형성됨이 바람직하다. 또한, 상기 산화막(110)은 SiO2로 형성함이 바람직하다.
도 3f를 참조하면, 요부를 매립하는 산화막(110) 상에 포토레지스트를 도포하고 이를 패터닝한다. 상기 패터닝의 형태는 요부 부분이 오픈된 형태를 가지도록 한다. 이어서 이온주입 공정을 통해 오픈된 지역에 대해 이온을 주입한다. 상기 이온주입 공정은 저농도의 불순물이온을 주입하는 것으로, 상기 산화막(110)을 이온들이 관통하여 요부 저면에 저농도 도핑 영역이 형성되기에 적합한 에너지로 주입한다. 이온의 주입에 의해 산화막(110)이 형성된 기판의 요부 저면에는 저농도 도핑 영역인 n-/p-영역(112)인 저농도 소스/드레인 영역이 형성된다.
도 3g를 참조하면, 산화막(110) 상면을 포토레지스트로 도포한 다음, 이를 패터닝하여 요부를 매립하는 산화막 이외의 산화막의 부분을 노출시킨다. 계속해서 노출된 산화막에 대해 식각공정이 수행되면, 요부를 매립하는 산화막 이외의 산화막은 제거되고, 요부를 매립하는 보호산화막(114)이 형성된다.
이어서 유전막(116)을 형성하고 상기 유전막(116) 상면에 도전층(118)을 형성하여 게이트를 형성한다. 상기 유전막(116)는 산화물인 SiO2로 형성함이 바람직하며, 상기 도전층(118)은 다결정실리콘으로 형성함이 바람직하다.
상기 유전막(116)은 반도체 기판을 고온의 산화성 분위기에서 유전체를 성장시킨후, 성장된 유전체와 동일한 물질을 증착함으로 형성됨이 바람직하다.
도 3h를 참조하면, 계속해서 도전층 상면에 포토레지스트를 도포한 다음, 이를 패터닝하고 식각공정을 수행하면 2개의 보호산화막(114) 사이에 유전막 및 도전층으로 이루어진 게이트를 형성할 수 있다. 또한, 상기 게이트는 실시예에 따라서 측벽 스페이서를 구비할 수 있으며, 상기 도전층(118) 상면에 하드마스크층을 구비할 수 있다.
도 3i를 참조하면, 계속해서 기판 전체를 포토레지스트로 도포한다. 도포된 포토레지스트에 대해 리소그래피 공정을 수행하여 고농도 소스/드레인이 형성될 영역을 오픈한다. 따라서 오픈된 기판 표면은 상기 보호산화막(114)과 소자분리를 위해 형성된 상기 절연물층(106) 사이의 기판 표면이 된다. 이어서, 오픈된 기판 표면에 대해 고농도의 이온을 주입하여 n+/p+영역(120)을 형성한다. 상기 n+/p+영역(120)은 고농도 소스/드레인이 되며, 전자회로의 도전성 라인이 접속되는 영역이 된다.
실시예 2
본 실시예에 따른 전계효과 트랜지스터는 제조 방법이 실시예 1에서와 상이한 것을 제외하고는 상기 실시예 1에 개시된 전계 효과 트랜지스터와 동일하다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따라 전계효과 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 4a를 참조하면, 반도체 기판(100) 상에 패드산화막(102) 및 질화막(104)이 순차적으로 형성된다. 상기 패드산화막(102)은 반도체 기판(100)과 질화막(104) 사이의 열팽창계수(coefficient of thermal expansion)의 차이에 의해 반도체 기판이 인장력을 받는 것을 방지하기 위한 스트레스 버퍼(stress buffer)의 역할을 한다. 또한 상기 패드산화막(102)은 900℃ 내지 1200℃의 온도에서 산소를 공급하여 상기 반도체 기판 표면을 산화시키는 건식산화법에 의해 형성됨이 바람직하다.
상기 질화막(104)은 SiN으로 이루어지며, 화학기상증착(chemical vapor deposition), 물리기상증착(physical vapor deposition) 또는 원자층증착(atomic layer deposition)으로 형성될 수 있다.
도 4b를 참조하면, 질화막(104) 상면에 포토레지스트를 도포한 다음, 이를 패터닝하고 노출된 질화막에 대해 식각공정을 수행하면, 패드산화막(102)의 일부분이 노출된다.
도 4c를 참조하면, 반도체 기판(100) 상에 트랜지스터가 형성되는 액티브 영역을 정의하기 위한 트렌치 및 이를 매립하는 절연물층(106)이 도시된다. 먼저 노출된 패드산화막 및 패드산화막 하부의 기판에 대해 식각공정을 수행하여 트렌치를 형성한다. 트렌치가 형성되면, 기판 상면의 포토레지스트를 제거하고 산화분위기에서 기판을 열처리하여 식각공정에 의한 트렌치 주변부의 벌크(bulk)영역의 결정결함들을 큐어링(curing)한다.
계속해서, 트렌치를 완전히 매립하도록 상기 트렌치 및 상기 질화막상에 절연물을 증착한다. 또는 SOG(spin on glass)를 기판상에 도포할 수도 있다. 트렌치에 절연물이 완전히 매립되면, 에치-백 또는 화학적 기계적 연마를 통해 질화막상의 절연물 및 트렌치 상부의 절연물을 제거한다. 바람직하게는 상기 질화막을 저지막으로 하여 화학적 기계적 연마를 통해 절연물을 제거한다. 이어서 상기 질화막 및 패드산화물을 제거하면 반도체 기판(100)상에 절연물층(106)이 형성된다. 형성된 절연물층(106)에 의해 소자분리공정에 따른 액티브 영역이 정의된다. 상기 절연물층(106)은 SiO2로 형성함이 바람직하다.
도 4d를 참조하면, 상기 액티브 영역의 양측면에 2개의 요부(108)가 형성되어있다. 액티브 영역이 정의된 기판 표면에 포토레지스트가 도포되고 패터닝되면 요부가 형성되는 기판 표면에는 포토레지스트가 제거된 상태가 된다. 계속해서 식각공정이 수행되면 액티브 영역의 양측면에 요부(108)가 형성된다. 상기 식각공정이 완료되면 기판 상면의 포토레지스트를 제거한다.
도 4e를 참조하면, 요부가 형성된 기판 표면에 스크린산화막(109)을 형성한다. 상기 스크린산화막(109)의 형성은 증착 또는 고온의 산화분위기에서 산화물을 생성하여 성장시키는 건식산화법을 이용할 수 있다. 형성된 스크린산화막은(109) 이온주입공정에 있어서 기판 표면이 고에너지의 이온에 의해 손상되는 것을 방지한다. 바람직하게는 상기 스크린산화막(109)은 SiO2로 형성함이 바람직하다. 계속해서 상기 스크린산화막(109) 상에 포토레지스트를 도포하고, 이를 패터닝한다. 상기 패터닝에 의해 요부의 상면에 형성된 스크린산화막은 개방된다. 개방된 스크린산화막 상으로 이온주입공정을 수행하면, 상기 요부 하단의 기판영역에 저농도의 도핑 영역인 n-/p-영역(112)이 형성된다. 상기 n-/p-영역(112)은 저농도 소스/드레인이 된다.
도 4f를 참조하면, 스크린산화막(109)을 제거한 다음, 상기 반도체 기판에 산화물층(110)을 형성한다. 산화물층(110)의 형성은 요부를 완전히 매립하도록 형성함이 바람직하다.
도 4g를 참조하면, 산화물층(110) 상면을 포토레지스트로 도포한 다음, 이를 패터닝하여 요부를 매립하는 산화물 이외의 산화물층 부분을 노출시킨다. 계속해서 노출된 산화물층에 대해 식각공정이 수행되면, 요부를 매립하는 산화물 이외의 산화물층은 제거되고, 요부를 매립하는 보호산화막(114)이 형성된다.
이어서 유전막(116)을 형성하고 상기 유전막(116) 상면에 도전층(118)을 형성하여 게이트를 형성한다. 상기 유전막(116)는 산화물인 SiO2로 형성함이 바람직하며, 상기 도전층(118)은 다결정실리콘으로 형성함이 바람직하다.
상기 유전막(116)은 반도체 기판을 고온의 산화성 분위기에서 유전체를 성장시킨후, 성장된 유전체와 동일한 물질을 증착함으로 형성됨이 바람직하다.
도 4h를 참조하면, 계속해서 도전층 상면에 포토레지스트를 도포한 다음, 이를 패터닝하고 식각공정을 수행하면 2개의 보호산화막(114) 사이에 유전막 및 도전층으로 이루어진 게이트를 형성할 수 있다. 또한, 상기 게이트는 실시예에 따라서 측벽 스페이서를 구비할 수 있으며, 상기 도전층(118) 상면에 하드마스크층을 구비할 수 있다.
도 4i를 참조하면, 계속해서 기판 전체를 포토레지스트로 도포한다. 도포된 포토레지스트에 대해 리소그래피 공정을 수행하여 고농도 소스/드레인이 형성될 영역을 오픈한다. 따라서 오픈된 기판 표면은 상기 보호산화막(114)과 소자분리를 위해 형성된 상기 절연물층(106) 사이의 기판 표면이 된다. 이어서, 오픈된 기판 표면에 대해 고농도의 이온을 주입하여 n+/p+영역(120)을 형성한다. 상기 n+/p+영역(120)은 고농도 소스/드레인이 되며, 전자회로의 도전성 라인이 접속되는 영역이 된다.
상기와 같은 본 발명에 따르면, 저농도 도핑 영역상에 부분산화막을 형성하여 후속공정에서 저농도 도핑 영역을 보호하고, 유효채널길이(effect channel length)를 확장하여 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 얻을 수 있다. 또한, 게이트 전극 하단의 전계의 집중을 회피하여 전계의 집중에 따른 핫-케리어의 발생을 억제하여 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 증가형 NMOSFET의 동작을 설명하기 위한 특성 그래프이다.
도 2는 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 단면도이다.
도 3a 내지 도 3i는 도 2에 도시한 전계효과 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따른 전계효과 트랜지스터의 제조 방법을 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드산화막
104 : 질화막 106 : 절연물층
108 : 요부 109 : 스크린산화막
110 : 산화막 112 : n-/p-영역
114 : 보호산화막 116 : 유전막
118 : 도전층 120 : n+/p+영역

Claims (15)

  1. 액티브 영역을 정의하기 위해 소자분리용 트렌치를 매립하는 절연물층을 가지고 상기 액티브 영역상에 형성된 적어도 하나의 요부를 가지는 반도체 기판;
    상기 액티브 영역 중앙의 상부에 형성된 게이트;
    상기 게이트와 상기 절연물층 사이에 형성되고 상기 요부에 증착하여 매립된 SiO2인 보호산화막;
    상기 요부의 표면 부위에 형성된 저농도 소스/드레인; 및
    상기 보호산화막과 절연물층 사이의 상기 반도체 기판 표면 부위에 형성된 고농도 소스/드레인을 포함하는 고내압 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 절연물층은 SiO2로 이루어진 것을 특징으로 하는 고내압 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 게이트는 상기 채널영역 상부에 형성된 유전층 및 상기 유전층상에 형성된 도전층을 포함하는 것을 특징으로 하는 고내압 전계효과 트랜지스터.
  4. 제1항에 있어서, 상기 보호산화막은 하나의 액티브 영역에 2개가 형성된 것을 특징으로 하는 고내압 전계효과 트랜지스터.
  5. 삭제
  6. 제1항에 있어서, 상기 채널영역은 전하운반체(charge carrier)로 전자 또는 정공을 가지는 것을 특징으로 하는 고내압 전계효과 트랜지스터.
  7. 반도체 기판에 액티브 영역을 정의하기 위해 소자 분리용 트렌치를 절연물로 매립하는 단계;
    상기 액티브 영역에 적어도 하나의 요부를 형성하기 위해 상기 액티브 영역을 선택적으로 식각하는 단계;
    상기 요부를 완전히 매립하는 산화물층을 형성하기 위해 산화물을 증착하는 단계;
    상기 요부의 표면 부위에 저농도 소스/드레인을 형성하기 위해 상기 산화물이 형성된 상기 요부에 저농도의 이온을 주입하는 단계;
    상기 요부를 매립하는 상기 산화물 이외의 상기 액티브 영역상에 형성된 상기 산화물을 제거하여 상기 요부상의 보호산화막을 형성하는 단계;
    상기 보호산화막들 사이에 게이트를 형성하는 단계; 및
    상기 보호산화막들과 상기 절연물 사이에 고농도의 소스/드레인을 형성하기 위해 고농도의 이온을 주입하는 단계를 포함하는 고내압 전계효과 트랜지스터 형성 방법.
  8. 제7항에 있어서, 상기 액티브 영역을 정의하는 단계는,
    상기 반도체 기판상에 패드산화막을 성장시키는 단계;
    상기 패드산화막상에 질화막을 증착하는 단계;
    상기 질화막을 선택적으로 식각하여 상기 패드산화막을 부분적으로 노출하는 단계;
    트렌치를 형성하기 위하여 상기 노출된 패드산화막 및 하부 기판을 식각하는 단계;
    상기 트렌치를 완전히 매립하도록 상기 트렌치 및 상기 질화막에 절연물을 증착하는 단계;
    상기 질화막상의 절연물을 제거하는 단계; 및
    상기 질화막 및 패드산화막을 제거하는 단계를 포함하는 고내압 전계효과 트랜지스터 형성 방법.
  9. 제8항에 있어서, 상기 패드산화막을 성장시키는 단계는 900℃ 내지 1200℃의 온도에서 산소를 공급하여 상기 반도체 기판표면을 산화시키는 건식 산화법을 사용하는 것을 특징으로 하는 고내압 전계효과 트랜지스터 형성 방법.
  10. 제8항에 있어서, 상기 노출된 패드산화막 및 하부 기판을 식각하는 단계후에, 상기 반도체 기판을 산화성 분위기에서 열처리하여 상기 트렌치가 형성된 기판을 큐어링하는 단계를 더 포함하는 것을 특징으로 하는 고내압 전계효과 트랜지스터 형성 방법.
  11. 제8항에 있어서, 상기 절연물을 제거하는 단계는 상기 질화막을 저지막으로 하여 상기 절연물 표면에 대해 화학적 기계적 연마 공정을 수행하는 것을 특징으로 하는 고내압 전계효과 트랜지스터 형성 방법.
  12. 제7항에 있어서, 상기 게이트를 형성하는 단계는,
    상기 보호산화막이 형성된 상기 반도체 기판상에 유전막을 형성하는 단계;
    상기 유전막상에 도전층을 형성하는 단계; 및
    상기 보호산화막들 사이의 상기 유전막 및 상기 도전층 외의 상기 유전막 및 상기 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 고내압 전계효과 트랜지스터 형성 방법.
  13. 제12항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 반도체 기판을 고온의 산화성 분위기에서 유전체를 성장시키는 단계; 및
    상기 유전체 상에 성장된 유전체와 동일 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 고내압 전계효과 트랜지스터 형성 방법.
  14. 반도체 기판에 액티브 영역을 정의하기 위해 소자 분리용 트렌치를 절연물로 매립하는 단계;
    상기 액티브 영역의 좌우측에 요부들을 형성하기 위해 상기 액티브 영역을 선택적으로 식각하는 단계;
    상기 요부들이 형성된 상기 반도체 기판상에 스크린산화막을 성장시키는 단계;
    상기 스크린산화막이 성장된 요부의 표면 부위에 저농도 소스/드레인을 형성하기 위해 저농도의 이온을 주입하는 단계;
    상기 요부가 형성된 반도체 기판 표면을 노출시키기 위해 스크린산화막을 제거하는 단계;
    상기 노출된 반도체 기판 표면에 상기 요부들을 완전히 매립하는 산화물을 증착하는 단계; 및
    상기 요부를 매립하는 상기 산화물 이외의 상기 액티브 영역상에 형성된 상기 산화물을 제거하여 상기 요부상의 보호산화막을 형성하는 단계;
    상기 보호산화막들 사이에 게이트를 형성하는 단계; 및
    상기 보호산화막들과 상기 절연물 사이에 고농도의 소스/드레인을 형성하기 위해 고농도의 이온을 주입하는 단계를 포함하는 고내압 전계효과 트랜지스터 형성 방법.
  15. 제14항에 있어서, 상기 반도체 기판상에 스크린산화막을 성장시키는 단계는 고온의 분위기에서 산소를 공급하여 상기 반도체 기판표면을 산화시키는 건식 산화법을 사용하는 것을 특징으로 하는 고내압 전계효과 트랜지스터 형성 방법.
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