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CN115377181A - 半导体装置以及其制作方法 - Google Patents

半导体装置以及其制作方法 Download PDF

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CN115377181A
CN115377181A CN202110558119.0A CN202110558119A CN115377181A CN 115377181 A CN115377181 A CN 115377181A CN 202110558119 A CN202110558119 A CN 202110558119A CN 115377181 A CN115377181 A CN 115377181A
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CN
China
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oxide layer
source
gate oxide
region
doped region
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Application number
CN202110558119.0A
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English (en)
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蔡明桦
韩蓉
李明锜
林志谋
洪裕祥
林煜翔
施子琅
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
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Priority to US17/369,985 priority patent/US11626500B2/en
Publication of CN115377181A publication Critical patent/CN115377181A/zh
Priority to US18/078,057 priority patent/US12057483B2/en
Priority to US18/115,780 priority patent/US12211915B2/en
Priority to US18/757,573 priority patent/US20240355894A1/en
Priority to US18/983,361 priority patent/US20250120161A1/en
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Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括半导体基底、第一栅极氧化物层以及第一源极/漏极掺杂区。第一栅极氧化物层设置在半导体基底上，第一栅极氧化物层包括主要部分以及边缘部分，且边缘部分具有一倾斜侧壁。第一源极/漏极掺杂区设置在半导体基底中且与第一栅极氧化物层的边缘部分相邻设置。第一源极/漏极掺杂区包括第一部分与第二部分。第一部分在垂直方向上设置在第一栅极氧化物层的边缘部分之下，而第二部分与第一部分相连。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有栅极氧化物层的半导体装置以及其制作方法。
背景技术
在集成电路中，晶体管元件常会为了符合不同操作电压的需求而具有不同的结构。举例来说，对应较低操作电压的晶体管可应用于核心元件、输入/输出(I/O)元件等方面，而具有高压处理能力的晶体管则可应用于高电压操作环境中，例如中央处理器电源供应(CPU power supply)、电源管理系统(power management system)、直流/交流转换器(AC/DC converter)以及功率放大器等等。然而，为了在同一晶片或芯片上形成对应不同操作电压的晶体管，常会造成整体制作工艺复杂化且造成不同晶体管的制作工艺之间互相影响，故如何通过结构或/及制作工艺上的设计来改善相关半导体装置的操作表现或/及简化制作工艺步骤为相关领域人士持续研究的方向。
发明内容
本发明提供了一种半导体装置以及其制作方法，利用具有倾斜侧壁的栅极氧化物层改善半导体装置的漏电表现。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一第一栅极氧化物层以及一第一源极/漏极掺杂区。第一栅极氧化物层设置在半导体基底上。第一栅极氧化物层包括一主要部分与一边缘部分，且边缘部分具有一倾斜侧壁。第一源极/漏极掺杂区设置在半导体基底中且与第一栅极氧化物层的边缘部分相邻设置。第一源极/漏极掺杂区包括一第一部分与一第二部分。第一部分在一垂直方向上设置在第一栅极氧化物层的边缘部分之下，且第二部分与第一部分相连。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一半导体基底上形成一第一栅极氧化物层。第一栅极氧化物层包括一主要部分与一边缘部分，且边缘部分具有一倾斜侧壁。在半导体基底中形成一第一源极/漏极掺杂区。第一源极/漏极掺杂区与第一栅极氧化物层的边缘部分相邻设置。第一源极/漏极掺杂区包括一第一部分与一第二部分。第一部分在一垂直方向上设置在第一栅极氧化物层的边缘部分之下，且第二部分与第一部分相连。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2为本发明第一实施例的第一晶体管结构的示意图；
图3至图10为本发明一实施例的半导体装置的制作方法示意图，其中
图4为图3之后的制作方法示意图；
图5为图4之后的制作方法示意图；
图6为图5之后的制作方法示意图；
图7为图6之后的制作方法示意图；
图8为图7之后的制作方法示意图；
图9为图8之后的制作方法示意图；以及
图10为图9之后的制作方法示意图；
图11为本发明第二实施例的半导体装置的示意图。
主要元件符号说明
10 半导体基底
12 轻掺杂源极/漏极区
14 轻掺杂源极/漏极区
20 氧化物层
22 第一栅极氧化物层
22A 边缘部分
22B 主要部分
24 第二栅极氧化物层
30 虚置栅极材料层
30A 第一虚置栅极结构
30B 第二虚置栅极结构
32 盖层
32A 栅极盖层
32B 栅极盖层
34 盖层
34A 栅极盖层
34B 栅极盖层
42 第一源极/漏极掺杂区
42A 第一部分
42B 第二部分
44 第二源极/漏极掺杂区
52 第一金属硅化物层
54 第二金属硅化物层
62 蚀刻停止层
64 介电层
70 栅极介电层
90 掺杂制作工艺
101 半导体装置
102 半导体装置
AG 夹角
BS 底表面
BS1 底表面
BS2 底表面
D1 第一方向
D2 第二方向
D3 第三方向
DP1 深度
DP2 深度
DS1 距离
DS2 距离
DS3 距离
DS4 距离
DS5 距离
GS1 第一栅极结构
GS2 第二栅极结构
L1 长度
L2 长度
L3 长度
MG1 第一金属栅极结构
MG2 第二金属栅极结构
R1 第一区
R2 第二区
S1 第一间隙壁结构
S11 间隙壁
S12 间隙壁
S13 间隙壁
S2 第二间隙壁结构
S21 间隙壁
S22 间隙壁
S23 间隙壁
SW 倾斜侧壁
T1 第一晶体管结构
T2 第二晶体管结构
TK1 厚度
TK2 厚度
TK3 厚度
TS 上表面
TS1 上表面
TS2 上表面
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1与图2。图1所绘示为本发明第一实施例的半导体装置101的示意图，图2所绘示为本实施例的第一晶体管结构T1的示意图，且图2可被视为图1左半部的放大示意图。如图1与图2所示，本实施例提供一种半导体装置101，其包括一半导体基底10、一第一栅极氧化物层22以及一第一源极/漏极掺杂区42。第一栅极氧化物层22设置在半导体基底10上。第一栅极氧化物层22包括一边缘部分22A以及一主要部分22B，且边缘部分22A具有一倾斜侧壁SW。第一源极/漏极掺杂区42设置在半导体基底10中且与第一栅极氧化物层22的边缘部分22A相邻设置。第一源极/漏极掺杂区42包括一第一部分42A与一第二部分42B，第二部分42B与第一部分42A相连，且第一部分42A在一垂直方向(例如图1中所示的第一方向D1)上设置在第一栅极氧化物层22的边缘部分22A之下。具有倾斜侧壁SW的边缘部分22A可在形成第一源极/漏极掺杂区42的制作工艺中产生影响而对应形成第一源极/漏极掺杂区42的第一部分42A，故可通过倾斜侧壁SW的第一栅极氧化物层22控制第一源极/漏极掺杂区42的范围与形状，进而达到改善半导体装置101电性表现的效果。
在一些实施例中，上述的第一方向D1可被视为半导体基底10的厚度方向，而半导体基底10可于第一方向D1上具有相对的一上表面TS与一底表面BS，且第一栅极氧化物层22可设置在上表面TS的一侧，但并不以此为限。与第一方向D1大体上正交的水平方向(例如图1中所示的第二方向D2与第三方向D3)可大体上与半导体基底10的上表面TS或/及底表面BS平行，但并不以此为限。此外，在本文中所述在垂直方向(例如第一方向D1)上相对较高的位置或/及部件与半导体基底10的底表面BS之间在第一方向D1上的距离大于在第一方向D1上相对较低的位置或/及部件与半导体基底10的底表面BS之间在第一方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向D1上更接近半导体基底10的底表面BS，在某个部件之上的另一部件可被视为在第一方向D1上相对较远离半导体基底10的底表面BS，而在某个部件之下的另一部件可被视为在第一方向D1上相对较接近半导体基底10的底表面BS。
进一步说明，在一些实施例中，半导体基底10可包括一第一区R1与一第二区R2，第一栅极氧化物层22可设置在半导体基底10的第一区R1上，而第一源极/漏极掺杂区42可设置在半导体基底10的第一区R1中。此外，在一些实施例中，半导体装置101可还包括一轻掺杂源极/漏极区12、一第一栅极结构GS1、一第一间隙壁结构S1以及一第一金属硅化物层52。轻掺杂源极/漏极区12可设置在半导体基底10的第一区R1中且在第一方向D1上部分位于第一栅极氧化物层22之下，而第一源极/漏极掺杂区42可设置在轻掺杂源极/漏极区12中。第一栅极结构GS1可设置在第一栅极氧化物层22的主要部分22B上，第一间隙壁结构S1可设置在第一栅极氧化物层22的主要部分22B上且位于第一栅极结构GS1的侧壁上，而第一金属硅化物层52可至少部分设置在第一源极/漏极掺杂区42的第二部分42B中。第一栅极氧化物层22的边缘部分22A可在一第一水平方向(例如上述的第二方向D2)上位于第一间隙壁结构S1与第一金属硅化物层52之间，而第一源极/漏极掺杂区42的第一部分42A也可在第二方向D2上位于第一间隙壁结构S1与第一金属硅化物层52之间。
在一些实施例中，半导体装置101可包括两个轻掺杂源极/漏极区12、两个第一源极/漏极掺杂区42以及两个第一金属硅化物层52分别位于第一栅极结构GS1在上述的第一水平方向上的两相对侧，由此形成如图1中所示的第一晶体管结构T1，但并不以此为限。换句话说，第一晶体管结构T1可包括轻掺杂源极/漏极区12、第一源极/漏极掺杂区42、第一金属硅化物层52、第一栅极氧化物层22、第一栅极结构GS1以及第一间隙壁结构S1。在一些实施例中，第一源极/漏极掺杂区42的掺杂物浓度可高于轻掺杂源极/漏极区12的掺杂物浓度，例如轻掺杂源极/漏极区12可为n型轻掺杂区而第一源极/漏极掺杂区42可为n型重掺杂区，但并不以此为限。在一些实施例中，轻掺杂源极/漏极区12可为p型轻掺杂区而第一源极/漏极掺杂区42可为p型重掺杂区。
在一些实施例中，第一源极/漏极掺杂区42的第一部分42A可被视为第一源极/漏极掺杂区42朝向第一栅极结构GS1凸出的凸出部，故第一源极/漏极掺杂区42的第一部分42A可在第一水平方向(例如第二方向D2)上位于第一栅极氧化物层22的主要部分22B与第一源极/漏极掺杂区42的第二部分42B之间，且第一源极/漏极掺杂区42的第二部分42B的一底表面BS2可在第一方向D1上低于第一源极/漏极掺杂区42的第一部分42A的一底表面BS1。换句话说，第一源极/漏极掺杂区42的第二部分42B在第一方向D1上的深度DP2可大于第一源极/漏极掺杂区42的第一部分42A在第一方向D1上的深度DP1，而第一源极/漏极掺杂区42的第一部分42A的掺杂物浓度可大体上等于第一源极/漏极掺杂区42的第二部分42B的掺杂物浓度。在一些实施例中，在第一方向D1上的深度也可被视为在第一方向D1上的长度，故第一源极/漏极掺杂区42的第一部分42A在第一方向D1上的长度可小于第一源极/漏极掺杂区42的第二部分42B在第一方向D1上的长度，但并不以此为限。
在一些实施例中，第一栅极氧化物层22的边缘部分22A可在水平方向(例如第二方向D2或其他与第一方向D1正交的水平方向)上围绕主要部分22B并与主要部分22B直接相连，而主要部分22B在第二方向D2上的长度L2可大于边缘部分22A在第二方向D2上的长度L1。此外，在一些实施例中，受到制作工艺影响，在第一方向D1上位于第一栅极结构GS1下方的第一栅极氧化物层22的主要部分22B的厚度可大于在第一方向D1上位于第一间隙壁结构S1下方的第一栅极氧化物层22的主要部分22B的厚度，故位于第一间隙壁结构S1下方的第一栅极氧化物层22的上表面TS2可在第一方向D1上低于位于第一栅极结构GS1下方的第一栅极氧化物层22的上表面TS1，但并不以此为限。此外，在一些实施例中，边缘部分22A的倾斜侧壁SW可与上述的上表面TS2直接相连，而第一栅极氧化物层22的边缘部分22A可被视为在第一栅极氧化物层22中未在上表面TS1与上表面TS2下方的区域，故第一栅极氧化物层22的边缘部分22A的厚度TK3可小于第一栅极氧化物层22的主要部分22B的厚度TK1，而厚度TK3可被视为边缘部分22A的厚度最大值，但并不以此为限。
在一些实施例中，具有倾斜侧壁SW的边缘部分22A可用以形成第一源极/漏极掺杂区42的第一部分42A且可拉大第一金属硅化物层52与第一栅极结构GS1之间在水平方向(例如第二方向D2)上的距离(例如图1中所示的距离DS1)，由此改变第一金属硅化物层52与第一栅极结构GS1之间的电场分布并降低第一晶体管结构T1的漏电流(leakage current，Ioff)。换句话说，通过具有倾斜侧壁SW的边缘部分22A可在相对未显著增加第一源极/漏极掺杂区42与第一栅极结构GS1之间在水平方向上距离的状况下拉大第一金属硅化物层52与第一栅极结构GS1之间的距离。此外，在一些实施例中，第一栅极氧化物层22的边缘部分22A的倾斜侧壁SW与半导体基底10的上表面TS之间的夹角AG可小于或等于45度，由此避免边缘部分22A在水平方向上的长度L1过短而影响拉大第一金属硅化物层52与第一栅极结构GS1之间距离的效果，但并不以此为限。在一些实施例中，受到制作工艺的影响，第一栅极氧化物层22的边缘部分22A的倾斜侧壁SW可包括一向下凹陷的凹陷表面，且第一源极/漏极掺杂区42的第一部分42A的底表面BS1可对应地包括一弧形表面在第一方向D1上设置在第一栅极氧化物层22的边缘部分22A的倾斜侧壁SW之下。换句话说，第一源极/漏极掺杂区42的第一部分42A与轻掺杂源极/漏极区12之间的交界面的形状可与第一栅极氧化物层22的边缘部分22A的倾斜侧壁SW的形状相似，但并不以此为限。
在一些实施例中，半导体装置101可还包括一蚀刻停止层62以及一介电层64，蚀刻停止层62可设置在第一金属硅化物层52与第一栅极氧化物层22的边缘部分22A上且设置在第一间隙壁结构S1的侧壁上，且介电层64可设置在蚀刻停止层62上。在一些实施例中，由于第一金属硅化物层52与第一间隙壁结构S1互相分离，故第一间隙壁结构S1在第二方向D2上的长度L3可小于第一金属硅化物层52与第一栅极结构GS1之间在第二方向D2上的距离DS1。此外，在一些实施例中，由于第一源极/漏极掺杂区42的形状与区域并非主要利用第一间隙壁结构S1来定义，故第一栅极氧化物层22的主要部分22B的上表面TS2可未完全被第一间隙壁结构S1覆盖，但并不以此为限。在此状况下，第一金属硅化物层52与第一间隙壁结构S1之间在第二方向D2上的距离DS3可大于第一栅极氧化物层22的边缘部分22A在第二方向D2上的长度L1，第一栅极氧化物层22的主要部分22B在第二方向D2上的长度L2可大于第一间隙壁结构S1与第一栅极结构GS1在第二方向D2上的长度总和，且蚀刻停止层62可直接接触上表面TS2的一部分以及边缘部分22A的倾斜侧壁SW，但并不以此为限。
在一些实施例中，半导体装置101可还包括一第二晶体管结构T2至少部分设置在半导体基底10的第二区R2上，而第二晶体管结构T2可包括一第二栅极氧化物层24、一第二栅极结构GS2、一第二间隙壁结构S2、一轻掺杂源极/漏极区14、一第二源极/漏极掺杂区44以及一第二金属硅化物层54。第二栅极氧化物层24可设置在半导体基底10的第二区R2上，且第一栅极氧化物层22的厚度TK1可大于第二栅极氧化物层24的厚度TK2。在一些实施例中，不同厚度的栅极氧化物层可用来实现相对较高电压与相对较低电压的操作，故第一晶体管结构T1的操作电压可高于第二晶体管结构T2的操作电压，而第一区R1可被视为相对高电压的晶体管区且第二区R2可被视为相对低电压的晶体管区，但并不以此为限。第二栅极结构GS2可设置在第二栅极氧化物层24上，而第二间隙壁结构S2可设置在第二栅极结构GS2的侧壁以及第二栅极氧化物层24的侧壁上。轻掺杂源极/漏极区14可设置在半导体基底10的第二区R2中且在第一方向D1上部分位于第二栅极氧化物层24之下，而第二源极/漏极掺杂区44可设置在半导体基底10中并位于轻掺杂源极/漏极区14中，且第二源极/漏极掺杂区44可与第二间隙壁结构S2相邻设置。
在一些实施例中，第二金属硅化物层54可至少部分设置在第二源极/漏极掺杂区44中，且第二金属硅化物层54可与第二间隙壁结构S2直接相连，故第一金属硅化物层52与第一栅极结构GS1之间在第一水平方向上的距离(例如上述的距离DS1)可大于第二金属硅化物层54与第二栅极结构GS2之间在一第二水平方向上的距离(例如图1中所示的距离DS2)。在一些实施例中，上述的第一水平方向与第二水平方向可为相同的方向(例如可均为第二方向D2)或不同的水平方向。在一些实施例中，半导体装置101可包括两个轻掺杂源极/漏极区14、两个第二源极/漏极掺杂区44以及两个第二金属硅化物层54分别位于第二栅极结构GS2在上述的第二水平方向上的两相对侧。此外，在一些实施例中，蚀刻停止层62与介电层64还可部分设置在半导体基底10的第二区R2上且覆盖第二金属硅化物层54以及第二间隙壁结构S2的侧壁，而第二栅极氧化物层24可被第二栅极结构GS2以及第二间隙壁结构S2覆盖而未直接接触蚀刻停止层62，但并不以此为限。
在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或由其他适合的半导体材料所形成的基底。轻掺杂源极/漏极区12、轻掺杂源极/漏极区14、第一源极/漏极掺杂区42以及第二源极/漏极掺杂区44可分别包括利用掺杂制作工艺(例如注入制作工艺)于半导体基底10中所形成的掺杂区。在一些实施例中，轻掺杂源极/漏极区12与轻掺杂源极/漏极区14可由同一制作工艺一并形成而具有相同的导电型态、掺杂物或/及相近的掺杂物浓度，而第一源极/漏极掺杂区42与第二源极/漏极掺杂区44也可由同一制作工艺一并形成而具有相同的导电型态、掺杂物或/及相近的掺杂物浓度，但并不以此为限。上述的掺杂物可包括n型掺杂物或p型掺杂物，n型掺杂物可包括磷(P)、砷(As)或其他适合的n型掺杂材料，而p型掺杂物可包括硼(B)、镓(Ga)或其他适合的p型掺杂材料。
在一些实施例中，第一栅极结构GS1可包括一栅极介电层70以及一第一金属栅极结构MG1，而第二栅极结构GS2可包括栅极介电层70以及一第二金属栅极结构MG2，但并不以此为限。栅极介电层70可包括高介电常数(high-k)介电材料或其他适合的介电材料，而第一金属栅极结构MG1与第二金属栅极结构MG2可分别包括由功函数层(未绘示)以及低电阻层(未绘示)所堆叠而成的金属栅极结构，但并不以此为限。上述的功函数层可包括氮化钛(titanium nitride，TiN)、碳化钛(titanium carbide，TiC)、氮化钽(tantalum nitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、三铝化钛(titanium tri-aluminide，TiAl3)、氮化铝钛(aluminum titanium nitride，TiAlN)或其他适合的导电功函数材料，而上述的低电阻层可包括例如钨、铝、铜、铝化钛、钛或其他适合的低电阻材料。在一些实施例中，可视第一晶体管结构T1与第二晶体管结构T2的规格需求，使得第一金属栅极结构MG1与第二金属栅极结构MG2具有相同或不同的功函数层堆叠结构。
在一些实施例中，第一金属硅化物层52与第二金属硅化物层54可包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。此外，第一间隙壁结构S1与第二间隙壁结构S2可分别包括单层或多层的介电材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。举例来说，第一间隙壁结构S1可包括间隙壁S11以及设置在间隙壁S11外侧且与间隙壁S11的材料不同的间隙壁S12，而第二间隙壁结构S2可包括间隙壁S21以及设置在间隙壁S21外侧且与间隙壁S21的材料不同的间隙壁S22，但并不以此为限。在一些实施例中，间隙壁S11与间隙壁S21可用相同的制作工艺一并形成而具有相同的材料组成(例如氮化硅)，而间隙壁S12与间隙壁S22可用相同的制作工艺一并形成而具有相同的材料组成(例如氧化硅)，但并不以此为限。此外，蚀刻停止层62可包括氮化硅或其他适合的绝缘材料，而介电层64可包括氧化硅或其他不同于蚀刻停止层62的介电材料。
请参阅图1至图10。图3至图10所绘示为本发明一实施例的半导体装置的制作方法示意图，其中图4绘示了图3之后的制作方法示意图，图5绘示了图4之后的制作方法示意图，图6绘示了图5之后的制作方法示意图，图7绘示了图6之后的制作方法示意图，图8绘示了图7之后的制作方法示意图，图9绘示了图8之后的制作方法示意图，图10绘示了图9之后的制作方法示意图，而图1可被视为绘示了图10之后的状况示意图。如图1与图2所示，本实施例的半导体装置101的制作方法可包括下列步骤。在半导体基底10上形成第一栅极氧化物层22，第一栅极氧化物层22包括主要部分22B以及边缘部分22A，且边缘部分22A可具有倾斜侧壁SW。在半导体基底10中形成第一源极/漏极掺杂区42，且第一源极/漏极掺杂区42与第一栅极氧化物层22的边缘部分22A相邻设置。第一源极/漏极掺杂区42包括第一部分42A与第二部分42B，第二部分42B与第一部分42A相连，且第一部分42A在一垂直方向(例如第一方向D1)上设置在第一栅极氧化物层22的边缘部分22A之下。
进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图3所示，可在半导体基底10上全面性地形成一氧化物层20，故氧化物层20可形成在第一区R1与第二区R2上。在一些实施例中，氧化物层20可利用热氧化制作工艺、其他适合的氧化方式或其他适合的成膜方式(例如沉积制作工艺)形成在半导体基底10上。此外，在一些实施例中，在氧化物层20形成之前，可于半导体基底10的第一区R1中形成轻掺杂源极/漏极区12，而轻掺杂源极/漏极区12可通过掺杂制作工艺形成在半导体基底10的第一区R1中，但并不以此为限。然后，如图3至图4所示，可一并移除第一区R1上的氧化物层20的一部分以及第二区R2上的氧化物层20，用以在第一区R1上形成第一栅极氧化物层22并达到简化制作工艺步骤的效果。在一些实施例中，可利用一掩模层(未绘示)覆盖要保留下来的氧化物层20的区域并利用此掩模层当作蚀刻掩模进行蚀刻制作工艺，用以将第二区R2上的氧化物层20移除并将第一区R1上覆盖后续对应源极/漏极区的区域的氧化物层20移除，而所形成第一栅极氧化物层22的边缘部分22A可因为此蚀刻制作工艺的蚀刻特性而具有倾斜侧壁SW。在一些实施例中，上述的蚀刻制作工艺可包括湿式蚀刻制作工艺或其他可用以形成所需倾斜侧壁SW的蚀刻方式。
然后，如图3至图5所示，在移除第二区R2上的氧化物层20之后，可在第二区R2上形成第二栅极氧化物层24，且第一栅极氧化物层22的厚度可大于第二栅极氧化物层24的厚度。在一些实施例中，第二栅极氧化物层24可利用热氧化制作工艺或其他适合的氧化方式形成在半导体基底10上，故第二栅极氧化物层24也可部分形成在第一区R1上，但并不以此为限。之后，如图5至图6所示，可在第一栅极氧化物层22上形成一第一虚置栅极结构30A、一栅极盖层32A以及一栅极盖层34A，并在第二栅极氧化物层24上形成一第二虚置栅极结构30B、一栅极盖层32B以及一栅极盖层34B。在一些实施例中，第一虚置栅极结构30A与第二虚置栅极结构30B可由对同一材料层(例如虚置栅极材料层30)进行图案化制作工艺而一并形成，故第一虚置栅极结构30A与第二虚置栅极结构30B可具有相同的材料组成，但并不以此为限。虚置栅极材料层30可包括多晶硅或其他适合的虚置栅极材料。在一些实施例中，栅极盖层32A、栅极盖层34A、栅极盖层32B以及栅极盖层34B可分别包括氧化硅、氮化硅或其他适合的绝缘材料。此外，栅极盖层32A与栅极盖层34A可具有不同的材料组成，且栅极盖层32B与栅极盖层34B可具有不同的材料组成，由此提供后续制作工艺中所需的蚀刻选择比，但并不以此为限。举例来说，在一些实施例中，栅极盖层32A与栅极盖层32B可由对同一材料层(例如盖层32)进行图案化制作工艺而一并形成，栅极盖层34A与栅极盖层34B可由对同一材料层(例如盖层34)进行图案化制作工艺而一并形成，而盖层34的材料组成(例如可为氧化硅)可不同于盖层32的材料组成(例如可为氮化硅)，但并不以此为限。
然后，可于第一虚置栅极结构30A、栅极盖层32A以及栅极盖层34A的侧壁上形成间隙壁S11，并于第二虚置栅极结构30B、栅极盖层32B以及栅极盖层34B的侧壁上形成间隙壁S21。在一些实施例中，第一栅极氧化物层22的一部分可被形成第一虚置栅极结构30A、栅极盖层32A或/及栅极盖层34A的制作步骤移除，故位于间隙壁S11下方的第一栅极氧化物层22的上表面可在第一方向D1上略低于位于第一虚置栅极结构30A下方的第一栅极氧化物层22的上表面，但并不以此为限。此外，形成在第一区R1上的第二栅极氧化物层24可被形成第一虚置栅极结构30A、栅极盖层32A、栅极盖层34A或/及间隙壁S11的制作步骤移除。在一些实施例中，轻掺杂源极/漏极区14可在间隙壁S21形成之后通过掺杂制作工艺而形成在半导体基底10的第二区R2中，但并不以此为限。
如图6至图7所示，在轻掺杂源极/漏极区14形成之后，可在间隙壁S11的外侧形成间隙壁S12以及一间隙壁S13，并可在间隙壁S21的外侧形成间隙壁S22以及一间隙壁S23。在一些实施例中，间隙壁S13与间隙壁S23可用相同的制作工艺一并形成而具有相同的材料组成(例如氮化硅)，且间隙壁S12、间隙壁S13、间隙壁S22以及间隙壁S23可利用对共形地形成在半导体基底10、第一栅极氧化物层22、间隙壁S11、栅极盖层34A、间隙壁S21以及栅极盖层34B上的两层间隙壁材料层(例如氧化硅层与氮化硅层)进行图案化而一并形成，故间隙壁S12与间隙壁S22在剖视图中可具有L型结构，但并不以此为限。
此外，在一些实施例中，间隙壁S13与间隙壁S23可被后续的制作工艺一并移除，故间隙壁S11与间隙壁S12可被视为第一间隙壁结构S1形成在第一虚置栅极结构30A、栅极盖层32A以及栅极盖层34A的侧壁上，而间隙壁S21与间隙壁S22可被视为第二间隙壁结构S2形成在第二虚置栅极结构30B、栅极盖层32B以及栅极盖层34B的侧壁上，但并不以此为限。在一些实施例中，第一间隙壁结构S1可形成在第一栅极氧化物层22的主要部分22B上，且位于第一间隙壁结构S1下方的第一栅极氧化物层22的上表面可在第一方向D1上略低于位于第一虚置栅极结构30A下方的第一栅极氧化物层22的上表面，但并不以此为限。在一些实施例中，第一栅极氧化物层22的主要部分22B与边缘部分22A可能会被形成上述各间隙壁的制作工艺(例如蚀刻制作工艺)轻微蚀刻，但第一栅极氧化物层22的边缘部分22A在第一间隙壁结构S1形成之前以及第一间隙壁结构S1形成之后可均具有倾斜侧壁SW。换句话说，如图4至图7所示，在一些实施例中，第一栅极氧化物层22的边缘部分22A的倾斜侧壁SW可在第一虚置栅极结构30A以及第一间隙壁结构S1之前即已形成，且第一栅极氧化物层22的边缘部分22A可在第一间隙壁结构S1以及间隙壁S13形成之后依然具有倾斜侧壁SW。
然后，如图8所示，可在半导体基底10的第一区R1与第二区R2中分别形成第一源极/漏极掺杂区42与第二源极/漏极掺杂区44。在一些实施例中，第一源极/漏极掺杂区42与第二源极/漏极掺杂区44可分别形成在轻掺杂源极/漏极区12与轻掺杂源极/漏极区14中，第一源极/漏极掺杂区42的掺杂物浓度可高于轻掺杂源极/漏极区12的掺杂物浓度，且第二源极/漏极掺杂区44的掺杂物浓度可高于轻掺杂源极/漏极区14的掺杂物浓度。在一些实施例中，第二源极/漏极掺杂区44与第一源极/漏极掺杂区42可由同一制作工艺(例如掺杂制作工艺90)一并形成，由此达到简化制作工艺步骤的效果，但并不以此为限。掺杂制作工艺90可包括离子注入制作工艺或其他适合的掺杂方式。在一些实施例中，由于第一栅极氧化物层22相对较厚且第一间隙壁结构S1并未覆盖第一栅极氧化物层22的边缘部分22A，故第一源极/漏极掺杂区42的形状主要会受到边缘部分22A影响而具有上述第一源极/漏极掺杂区42的第一部分42A与第二部分42B。举例来说，由于第一栅极氧化物层22的边缘部分22A具有倾斜侧壁SW，故第一栅极氧化物层22的边缘部分22A的厚度可沿远离第一虚置栅极结构30A的方向上递减，相对地，可造成第一源极/漏极掺杂区42的第一部分42A的深度沿远离第一虚置栅极结构30A的方向上递增，且第一源极/漏极掺杂区42的第二部分42B可在第一方向D1上未与第一栅极氧化物层22重叠而因此具有比第一源极/漏极掺杂区42的第一部分42A更深的深度。
之后，如图8至图9所示，可形成第一金属硅化物层52与第二金属硅化物层54。在一些实施例中，第一金属硅化物层52与第二金属硅化物层54可由同一制作工艺一并形成而具有相同的材料组成，且可由此达到简化制作工艺步骤的效果，但并不以此为限。举例来说，可全面性地形成一金属层(未绘示)，此金属层可直接接触第一源极/漏极掺杂区42与第二源极/漏极掺杂区44，然后可进行一热处理以使金属层与第一源极/漏极掺杂区42以及第二源极/漏极掺杂区44产生反应而形成第一金属硅化物层52与第二金属硅化物层54，且可于第一金属硅化物层52与第二金属硅化物层54形成之后将此金属层移除。在一些实施例中，上述的金属层可包括钴、镍或其他适合的金属材料，而第一金属硅化物层52与第二金属硅化物层54可包括钴-金属硅化物、镍-金属硅化物或其他对应此金属层的金属材料的硅化物。在一些实施例中，第一栅极氧化物层22的边缘部分22A可在一水平方向(例如第二方向D2)上位于第一间隙壁结构S1与第一金属硅化物层52之间，而第二金属硅化物层54可直接接触第二间隙壁结构S2，故第一金属硅化物层52与第一虚置栅极结构30A之间在第一水平方向(例如但并不限于第二方向D2)上的距离DS4可大于第二金属硅化物层54与第二虚置栅极结构30B之间在第二水平方向(例如但并不限于第二方向D2)上的距离DS5。
然后，如图9至图10所示，可形成蚀刻停止层62与介电层64，并可利用一平坦化制作工艺移除栅极盖层32A、栅极盖层32B、栅极盖层34A、栅极盖层34B、第一间隙壁结构S1的一部分、第二间隙壁结构S2的一部分、蚀刻停止层62的一部分以及介电层64的一部分，由此暴露出第一虚置栅极结构30A与第二虚置栅极结构30B。上述的平坦化制作工艺可包括化学机械研磨(chemical mechanical polishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。此外，在一些实施例中，间隙壁S13与间隙壁S23可于蚀刻停止层62形成之前受其他制作工艺影响而被移除，故蚀刻停止层62可直接覆盖第一间隙壁结构S1与第二间隙壁结构S2，但并不以此为限。接着，如图10与图1所示，可将第一虚置栅极结构30A与第二虚置栅极结构30B移除而对应形成第一栅极结构GS1与第二栅极结构GS2，从而形成上述的半导体装置101。此外，本实施例的半导体装置101的制作方法并不以上述图3至图10所示状况为限而可视设计需要使用其他适合的制作方式形成半导体装置101。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，用以方便在各实施例间互相对照。
请参阅图11。图11所绘示为本发明第二实施例的半导体装置102的示意图。如图11所示，在一些实施例中，第一金属硅化物层52可部分延伸至第一源极/漏极掺杂区42的第一部分42A中，且第一金属硅化物层52在第一方向D1上可部分位于第一栅极氧化物层22的边缘部分22A以及倾斜侧壁SW之下，但第一金属硅化物层52与第一栅极结构GS1之间可仍维持所需的距离DS1，由此达到降低第一晶体管结构T1的漏电流的效果。
综上所述，在本发明的半导体装置以及其制作方法中，可利用具有倾斜侧壁的栅极氧化物层改善半导体装置的漏电表现。此外，还可利用移除第二区上的氧化物层的步骤一并于第一区上形成具有倾斜侧壁的第一栅极氧化物层或/及利用同一制作工艺一并形成第一区中的源极/漏极掺杂区与第二区中的源极/漏极掺杂区，由此达到制作工艺简化以及降低相关生产成本的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，包括：
半导体基底；
第一栅极氧化物层，设置在该半导体基底上，其中该第一栅极氧化物层包括：
主要部分；以及
边缘部分，具有倾斜侧壁；以及
第一源极/漏极掺杂区，设置在该半导体基底中且与该第一栅极氧化物层的该边缘部分相邻设置，其中该第一源极/漏极掺杂区包括：
第一部分，在垂直方向上设置在该第一栅极氧化物层的该边缘部分之下；以及
第二部分，与该第一部分相连。
2.如权利要求1所述的半导体装置，其中该第一源极/漏极掺杂区的该第一部分的底表面包括弧形表面，在该垂直方向上设置在该第一栅极氧化物层的该边缘部分的该倾斜侧壁之下。
3.如权利要求1所述的半导体装置，其中该第一栅极氧化物层的该边缘部分的该倾斜侧壁包括凹陷表面。
4.如权利要求1所述的半导体装置，其中该第一源极/漏极掺杂区的该第一部分在第一水平方向上位于该第一栅极氧化物层的该主要部分与该第一源极/漏极掺杂区的该第二部分之间，且该第二部分的底表面在该垂直方向上低于该第一部分的底表面。
5.如权利要求1所述的半导体装置，其中该第一源极/漏极掺杂区的该第一部分在该垂直方向上的长度小于该第一源极/漏极掺杂区的该第二部分在该垂直方向上的长度。
6.如权利要求1所述的半导体装置，还包括：
轻掺杂源极/漏极区，设置在该半导体基底中且在该垂直方向上部分位于该第一栅极氧化物层之下，其中该第一源极/漏极掺杂区设置在该轻掺杂源极/漏极区中，且该第一源极/漏极掺杂区的掺杂物浓度高于该轻掺杂源极/漏极区的掺杂物浓度。
7.如权利要求1所述的半导体装置，其中该第一栅极氧化物层的该边缘部分的该倾斜侧壁与该半导体基底的上表面之间的夹角小于或等于45度。
8.如权利要求1所述的半导体装置，还包括：
第一栅极结构，设置在该第一栅极氧化物层的该主要部分上；
第一间隙壁结构，设置在该第一栅极氧化物层的该主要部分上且位于该第一栅极结构的侧壁上；以及
第一金属硅化物层，至少部分设置在该第一源极/漏极掺杂区的该第二部分中，其中该第一栅极氧化物层的该边缘部分在第一水平方向上位于该第一间隙壁结构与该第一金属硅化物层之间。
9.如权利要求8所述的半导体装置，还包括：
第二栅极氧化物层，设置在该半导体基底上，其中该第一栅极氧化物层的厚度大于该第二栅极氧化物层的厚度；
第二栅极结构，设置在该第二栅极氧化物层上；
第二间隙壁结构，设置在该第二栅极结构的侧壁上；
第二源极/漏极掺杂区，设置在该半导体基底中且与该第二间隙壁结构相邻设置；以及
第二金属硅化物层，至少部分设置在该第二源极/漏极掺杂区中，其中该第一金属硅化物层与该第一栅极结构之间在该第一水平方向上的距离大于该第二金属硅化物层与该第二栅极结构之间在第二水平方向上的距离。
10.如权利要求1所述的半导体装置，其中该第一栅极氧化物层的该边缘部分的厚度小于该第一栅极氧化物层的该主要部分的厚度。
11.一种半导体装置的制作方法，包括：
在半导体基底上形成第一栅极氧化物层，其中该第一栅极氧化物层包括：
主要部分；以及
边缘部分，具有倾斜侧壁；以及
在该半导体基底中形成第一源极/漏极掺杂区，其中该第一源极/漏极掺杂区与该第一栅极氧化物层的该边缘部分相邻设置，且该第一源极/漏极掺杂区包括：
第一部分，在垂直方向上设置在该第一栅极氧化物层的该边缘部分之下；以及
第二部分，与该第一部分相连。
12.如权利要求11所述的半导体装置的制作方法，其中该半导体基底包括第一区与第二区，且形成该第一栅极氧化物层的步骤包括：
在该第一区与该第二区上形成氧化物层；以及
一并移除该第一区上的该氧化物层的一部分以及该第二区上的该氧化物层，用以在该第一区上形成该第一栅极氧化物层。
13.如权利要求12所述的半导体装置的制作方法，还包括：
在该半导体基底的该第一区中形成轻掺杂源极/漏极区，其中该第一源极/漏极掺杂区形成在该轻掺杂源极/漏极区中，且该第一源极/漏极掺杂区的掺杂物浓度高于该轻掺杂源极/漏极区的掺杂物浓度
14.如权利要求12所述的半导体装置的制作方法，还包括：
在该第一栅极氧化物层上形成第一虚置栅极结构；以及
在该第一虚置栅极结构的侧壁上形成第一间隙壁结构，其中该第一间隙壁结构形成在该第一栅极氧化物层的该主要部分上。
15.如权利要求14所述的半导体装置的制作方法，其中该第一栅极氧化物层的该边缘部分的该倾斜侧壁是在该第一虚置栅极结构以及该第一间隙壁结构之前形成。
16.如权利要求14所述的半导体装置的制作方法，还包括：
在移除该第二区上的该氧化物层之后，在该半导体基底的该第二区上形成第二栅极氧化物层，其中该第一栅极氧化物层的厚度大于该第二栅极氧化物层的厚度；
在该第二栅极氧化物层上形成第二虚置栅极结构；
在该第二虚置栅极结构的侧壁上形成第二间隙壁结构；以及
在该半导体基底的该第二区中形成第二源极/漏极掺杂区，其中该第二源极/漏极掺杂区与该第二间隙壁结构相邻，且该第二源极/漏极掺杂区与该第一源极/漏极掺杂区是由同一制作工艺一并形成。
17.如权利要求16所述的半导体装置的制作方法，还包括：
形成第一金属硅化物层，其中该第一金属硅化物层至少部分设置在该第一源极/漏极掺杂区的该第二部分中，且该第一栅极氧化物层的该边缘部分在第一水平方向上位于该第一间隙壁结构与该第一金属硅化物层之间；以及
形成第二金属硅化物层，其中该第二金属硅化物层至少部分设置在该第二源极/漏极掺杂区中，且该第一金属硅化物层与该第一虚置栅极结构之间在该第一水平方向上的距离大于该第二金属硅化物层与该第二虚置栅极结构之间在第二水平方向上的距离。
18.如权利要求11所述的半导体装置的制作方法，其中该第一源极/漏极掺杂区的该第一部分的底表面包括弧形表面在该垂直方向上设置在该第一栅极氧化物层的该边缘部分的该倾斜侧壁之下。
19.如权利要求11所述的半导体装置的制作方法，其中该第一栅极氧化物层的该边缘部分的该倾斜侧壁包括凹陷表面。
20.如权利要求11所述的半导体装置的制作方法，其中该第一源极/漏极掺杂区的该第一部分在第一水平方向上位于该第一栅极氧化物层的该主要部分与该第一源极/漏极掺杂区的该第二部分之间，且该第二部分的底表面在该垂直方向上低于该第一部分的底表面。
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