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DE19743342C2 - Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung - Google Patents

Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung

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DE19743342C2
DE19743342C2 DE19743342A DE19743342A DE19743342C2 DE 19743342 C2 DE19743342 C2 DE 19743342C2 DE 19743342 A DE19743342 A DE 19743342A DE 19743342 A DE19743342 A DE 19743342A DE 19743342 C2 DE19743342 C2 DE 19743342C2
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field effect
transistor according
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drain
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Jenoe Tihanyi
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Infineon Technologies AG
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Priority to JP2000514335A priority patent/JP2001518715A/ja
Priority to PCT/DE1998/002383 priority patent/WO1999017370A1/de
Priority to KR1020007003455A priority patent/KR20010024356A/ko
Priority to TW087114464A priority patent/TW402822B/zh
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Description

Die vorliegende Erfindung bezieht sich auf einen Feldeffekt­ transistor mit einem eine Hauptfläche aufweisenden Halblei­ terkörper, in den wenigstens eine Sourcezone und eine Drain­ zone eingebracht sind und der mit einer durch eine Isolator­ schicht von einem Kanalbereich zwischen Sourcezone und Drain­ zone getrennten Gateelektrode versehen ist.
In der Halbleitertechnik ist bekanntlich die Miniaturisierung von Bauelementen seit Jahrzehnten ein bevorzugtes Ziel. So werden bei integrierten Schaltungen immer höhere Integrati­ onsdichten angestrebt, um auf einem Chip möglichst viele Bau­ elemente unterbringen zu können. Es werden speziell auch Transistorstrukturen gesucht, die mit einem minimalen Platz­ bedarf auskommen.
Im Zuge dieser Miniaturisierung von Bauelementen wird bereits seit längerem die "dritte Dimension" einbezogen, indem in ei­ nen Halbleiterkörper Gräben eingebracht werden, deren Seiten­ wände und Böden als Sitz von Bauelementen ausgenutzt werden. Als Beispiel sei hier die VMOS-Technik oder die UMOS-Technik genannt. Speziell zur UMOS-Technik sei dabei auf IEEE Tran­ sactions on Electron Devices, Vol. 41 No. 5, May 1994, S. 14 -18 verwiesen. Dort wird eine MOSFET-Struktur mit einer U- förmigen Gate-Elektrode beschrieben, die in einem Graben ei­ nes Halbleiterkörpers ausgebildet ist, sowie ein weiterer Graben zur Kontaktierung von Source- und Bodyregion der MOSFET-Struktur.
Obwohl die erwähnte Problemstellung, nämlich die Schaffung immer kleinerer Strukturen von Halbleiterbauelementen, seit Jahrzehnten besteht, ist eine befriedigende Lösung bis heute nicht erreicht worden. Vielmehr gelingt es immer wieder, im­ mer noch kleinere Strukturen einzelner Bauelemente zu entwer­ fen.
Im Zuge dieser Entwicklung ist es Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor zu schaffen, der die nach heutigen Erkenntnissen kleinstmöglichen Abmessungen hat.
Diese Aufgabe wird bei einem Feldeffekttransistor der ein­ gangs genannten Art erfindungsgemäß dadurch gelöst, daß Sour­ cezone, Drainzone und Kanalbereich in Wänden von jeweils ei­ ner im Halbleiterkörper vorgesehenen Aussparung angeordnet sind.
Mit anderen Worten, bei dem erfindungsgemäßen Feldeffekttran­ sistor sind drei Aussparungen, sogenannte "Trenche", in eine beispielsweise p-dotierte Oberfläche eines Halbleiterkörpers eingelassen. Die Aussparungen liegen im wesentlichen in einer Reihe nebeneinander. Die mittlere Aussparung ist mit einer Oxidwand versehen, während die beiden seitlichen Aussparungen einen im vorliegenden Beispiel n-dotierten Rand haben. Die Dotierung kann dabei durch Diffusion aus den Trenchs erfol­ gen. Dabei berühren die Dotierungszonen der n-dotierten Rän­ der der seitlichen Aussparungen die Oxidwand der mittleren Aussparung. Der Innenraum aller Aussparungen ist mit einem gut leitenden Material, wie beispielsweise n+-dotiertem poly­ kristallinem Silizium oder auch einem Metall, wie beispiels­ weise Aluminium aufgefüllt, so daß drei "Stöpsel" vorliegen. Der mittlere Stöpsel in der mittleren Aussparung bildet dann die Gateelektrode des Feldeffekttransistors, während die bei­ den seitlichen Stöpsel in den seitlichen Aussparungen als Sourceelektrode bzw. Drainelektrode dienen. Der Stromkanal ist an der Seitenwand des mittleren Stöpsels im Halbleiterma­ terial hinter der Oxidwand geführt.
Der Platzbedarf des erfindungsgemäßen Feldeffekttransistors ist extrem gering, da die einzelnen Aussparungen für Source, Drain und Gateelektrode äußerst klein gemacht werden können und dennoch Strukturen mit großen Kanalweiten, die durch die Tiefe des mittleren Stöpsels gegeben sind, und kurzen Kanal­ längen, die durch den halben Umfang der mittleren Aussparung vorgegeben sind, realisiert werden können.
Wesentlich an der vorliegenden Erfindung ist also, daß für die einzelnen aktiven Zonen des Feldeffekttransistors, d. h. Sourcezone, Drainzone und Kanalbereich, getrennte Aussparun­ gen mit kleinsten Abmessungen vorgesehen und jeweils mit den entsprechenden Elektroden "gefüllt" werden.
Bevorzugte Anwendungsgebiete der Erfindung sind beispielswei­ se CMOS-IC's und DRAMs. Es sei aber ausdrücklich betont, daß eine Anwendung der Erfindung auch bei Bipolarstrukturen mög­ lich und vorteilhaft ist: wird die mittlere Aussparung im obigen Beispiel in ihrem Rand mit einer p-Dotierung anstelle einer Oxidwand versehen, so liegt ein npn-Transistor vor, dessen drei aktive Zonen, nämlich Emitterzone, Basiszone und Kollektorzone, durch die Dotierungen in den Wänden von drei Aussparungen gebildet sind, wobei die jeweiligen Elektroden aus dem erwähnten n+-dotiertem polykristallinem Silizium in den jeweiligen Aussparungen bestehen.
Die Aussparungen selbst können in ihrem Querschnitt im we­ sentlichen rund bzw. kreisförmig sein. Selbstverständlich sind jedoch auch andere Gestaltungen der Aussparungen mög­ lich. So sind ohne weiteres elliptische Aussparungen aber auch rechteckförmige Aussparungen usw. denkbar. Zu beachten ist, daß die Kanallänge bei einem Feldeffekttransistor durch den halben Umfang der mittleren Aussparung gegeben ist. Eine kurze Kanallänge kann also realisiert werden, indem für die mittlere Aussparung beispielsweise ein elliptischer Quer­ schnitt anstelle eines runden Querschnittes verwendet wird, wobei die Längsachse der Ellipse zwischen den Mittelpunkten der beiden seitlichen Aussparungen verläuft.
Generell lassen sich durch die vorliegende Erfindung Halblei­ terbauelemente und insbesondere Feldeffekttransistoren her­ stellen, deren Abmessungen im Submikronbereich liegen.
Im folgenden sollen noch andere vorteilhafte Weiterbildungen der Erfindung erläutert werden:
Der erfindungsgemäße Feldeffekttransistor kann beispielsweise ohne weiteres mit einer Oxidisolation ausgestattet werden. Weiterhin ist es möglich, etwa die Dotierungskonzentration der Drainzone von "außen nach innen", also vom Halbleiterkör­ per auf den Stöpsel aus polykristallinem Silizium zu, stetig ansteigen zu lassen, wodurch eine "LDD"-artige Verbesserung der Spannungsfestigkeit eintritt (LDD = "Lightly Doped Drain"; schwach dotierte Drain). Auch ist es möglich, unter­ halb einzelner Stöpsel, beispielsweise unterhalb des mittle­ ren Gate-Stöpsels, ein Gebiet mit erhöhter Dotierungskonzen­ tration einzuführen. Das beispielsweise n+-dotierte polykri­ stalline Silizium der einzelnen Stöpsel kann außerdem auch als eine oder mehrere Leiterbahnebenen verwendet werden, wo­ durch eine weitere Erhöhung der Integrationsdichte einer ent­ sprechenden integrierten Schaltung erreicht wird. Durch Ein­ bringen von Titannitrid oder irgendwelchen Siliziden in die Wand der Stöpsel aus polykristallinem Silizium oder in die Mitte dieser Stöpsel können die Gate- oder Source-Drain- Widerstände reduziert werden.
Eine besonders vorteilhafte Weiterbildung der Erfindung be­ trifft deren Anwendung auf die SOI-Technik (SOI = Silizium auf Isolator): hier wird eine in einem Isolator eingebettete SI-Insel von den Aussparungen für Source, Drain und Gate le­ diglich berührt, wobei diese Aussparungen in ihrem Quer­ schnitt beispielsweise die Form von Kreisausschnitten haben. Die Aussparungen für Source und Drain dienen aber ebenfalls als Diffusionsquellen für beispielsweise Arsen und/oder Phos­ phor, während eine mittlere Aussparung eine Oxidwand hat und die Gateelektrode aufnimmt.
Zusätzlich kann noch ein Anschluß für den Halbleiterkörper selbst in einer vierten Aussparung vorgesehen werden, woraus beispielsweise ein p-Dotierstoff ausdiffundiert, um die Ein­ satzspannung des Feldeffekttransistors genau einstellen zu können.
Da die Aussparungen selbst etwa zur Hälfte oder mehr in Iso­ latormaterial eingebettet sind, kann die eigentliche Silizi­ um-"Insel" besonders klein im Submikronbereich ausgeführt werden, wodurch bisher nicht erreichte Packungsdichten zu realisieren sind.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 bis 3 ein erstes Ausführungsbeispiel der Erfindung anhand eines "Supertrench-FETs" in n-Kanal- Version, wobei Fig. 1 einen Schnitt aa von Fig. 2, Fig. 2 einen Schnitt bb von Fig. 1 und Fig. 3 ein Prinzipschaltbild des FETs an­ geben (in den Schnittdarstellungen sind Schraffuren zur besseren Übersichtlichkeit jeweils weggelassen),
Fig. 4 bis 6 ein zweites Ausführungsbeispiel der Erfindung mit einer dynamischen Speicherzelle mit dem "Supertrench-FET", wobei Fig. 4 einen Schnitt aa von Fig. 5, Fig. 5 einen Schnitt bb von Fig. 4 und Fig. 6 ein Prinzipschaltbild der dynamischen Speicherzelle angeben,
Fig. 7 und 8 ein drittes Ausführungsbeispiel der Erfindung mit einem "Supertrench-FET" mit Oxidisolati­ on, wobei Fig. 7 einen Schnitt aa von Fig. 8 und Fig. 8 einen Schnitt bb von Fig. 7 ange­ ben,
Fig. 9 und 10 ein viertes Ausführungsbeispiel der Erfindung mit einem "Supertrench-FET" mit Polysilizium- Leiterbahnen, wobei Fig. 9 einen Schnitt aa von Fig. 10 und Fig. 10 einen Schnitt bb von Fig. 9 angeben,
Fig. 11 und 12 ein fünftes Ausführungsbeispiel der Erfindung mit einem "Supertrench-FET" in SOI-Technik, wobei Fig. 11 einen Schnitt aa von Fig. 12 und Fig. 12 einen Schnitt bb von Fig. 11 an­ geben, und
Fig. 13(a), 13(b) und 14(a), 14(b) ein sechstes bzw. sieben­ tes Ausführungsbeispiel der Erfindung, in de­ nen gezeigt ist, wie die Elektroden in unter­ schiedlichen Ebenen mehrere Schichten bilden (Fig. 13(a) und 13(b)) bzw. die Anschlüsse in drei Verdrahtungsebenen voneinander isoliert ausgeführt sind (Fig. 14(a) und 14(b).
In den Figuren werden für einander entsprechende Bauteile je­ weils die gleichen Bezugszeichen verwendet.
Die Fig. 1 bis 3 zeigen einen "Supertrench-FET" in n-Kanal- Version nach einem ersten Ausführungsbeispiel der Erfindung. In einem p-leitenden Halbleiterkörper 1 aus Silizium mit ei­ ner Dotierungskonzentration von etwa 1015 bis etwa 1016 La­ dungsträger cm-3 sind Aussparungen 3, 4 und 5, sog. "Trenches", eingebracht, die ungefähr einen kreisförmigen Querschnitt (vgl. Fig. 1) haben und einen Durchmesser von et­ wa 0,1 bis etwa 1 µm aufweisen. Der Abstand zwischen den Mit­ tellinien der einzelnen Aussparungen 3, 4 bzw. 4, 5 kann etwa 0,1 bis etwa 1 µm betragen. Es sind jedoch auch niedrigere Werte als die angegebenen Werte möglich.
Aus den Seitenwänden und dem Boden der beiden seitlichen Aus­ sparungen 3, 5 ist n-Dotierstoff, beispielsweise Phosphor oder Arsen, in den Halbleiterkörper 1 diffundiert, so daß ei­ ne Sourcezone 6 und eine Drainzone 7 mit einer Dotierungskon­ zentration von etwa 1017 bis etwa 1019 Ladungsträger/cm3 ent­ stehen. Die Seitenwand und der Boden der mittleren Aussparung 4 ist mit einer Siliziumdioxidschicht 8 belegt. Anstelle von Siliziumdioxid kann auch ein anderes geeignetes Isoliermate­ rial verwendet werden, wie beispielsweise Siliziumnitrid.
Die so gestalteten Aussparungen 3, 4 und 5 werden sodann mit n+-dotiertem polykristallinem Silizium aufgefüllt, das so "Stöpsel" 9, 10 und 11 bildet.
Es sei ausdrücklich angemerkt, daß im vorliegenden Ausfüh­ rungsbeispiel die Leitungstypen der einzelnen Zonen und des Halbleiterkörpers auch umgekehrt sein können, d. h., anstelle eines p-leitenden Halbleiterkörpers 1 kann auch ein n-leiten­ der Halbleiterkörper verwendet werden, wobei die Zonen 6 und 7 dann p-dotiert sind. Gleiches gilt auch für die folgenden Ausführungsbeispiele.
Die Stöpsel 9, 10 und 11 dienen jeweils als Elektrode für Source S, Gate G und Drain D.
Gegebenenfalls kann zusätzlich für den Halbleiterkörper 1 bzw. "Body" noch ein weiterer Anschluß B vorgesehen werden, der ebenfalls durch eine Aussparung (nicht gezeigt) gebildet werden kann. Aus der Aussparung dieses weiteren Anschlusses B kann ein p-Dotierstoff ausdiffundiert sein, um die Einsatz­ spannung des FETs genau einstellen zu können. Dieser weitere Anschluß B kann, wie in Fig. 3 gezeigt ist, zusammen mit Source S geerdet werden.
Die Erfindung ermöglicht die Realisierung eines Feldeffekt­ transistors mit großer Kanalweite, die durch die Tiefe der Aussparungen 3, 4 und 5 gegeben ist, und kleiner Kanallänge L (vgl. Fig. 1), die ungefähr den halben Umfang der Aussparung 10 bzw. der Siliziumdioxidschicht 8 beträgt. Dabei muß selbstverständlich sichergestellt sein, daß die Dotierung der Sourcezone 6 bzw. die Dotierung der Drainzone 7 die Silizium­ dioxidschicht 8 wenigstens berührt.
Durch entsprechende Gestaltung der Tiefe der Aussparungen 3, 4 und 5 und Verringerung des Durchmessers der Aussparung 4 können die Kanalweite praktisch beliebig groß und die Ka­ nallänge sehr klein gestaltet werden.
Die Dotierungen der Sourcezone 6 und der Drainzone 7 können in üblicher Weise durch Diffusion eingebracht werden. Gleiches gilt auch für das Aufwachsen der Oxidschicht 8 in der Oberfläche der Aussparung 4.
Die Fig. 4 bis 6 zeigen ein zweites Ausführungsbeispiel der Erfindung mit einer den "Supertrench-FET" verwendenden Spei­ cherzelle, die an eine Wortleitung WL und eine Bitleitung BL (vgl. Fig. 6) angeschlossen ist.
Im Unterschied zum Ausführungsbeispiel der Fig. 1 bis 3 weist der "Supertrench-FET" des vorliegenden Ausführungsbeispiels der Fig. 4 bis 6 in der Aussparung 5 der Drainelektrode 11 noch eine Isolatorschicht 12 auf, so daß hier die Drainelek­ trode kapazitiv mit dem Halbleiterkörper 1 gekoppelt ist (vgl. auch Fig. 6). Außerdem zeigt dieses Ausführungsbei­ spiel, daß die Aussparungen 3, 4 und 5 durchaus unterschied­ liche Eindringtiefen haben können. Durch die Eindringtiefe der Aussparung 5 wird hier im wesentlichen der Kapazitätswert des Kondensators K (vgl. Fig. 6) festgelegt.
Das Ausführungsbeispiel der Fig. 4 bis 6 eignet sich beson­ ders für CMOS-IC's und DRAMs.
Das in den Fig. 7 und 8 gezeigte dritte Ausführungsbeispiel entspricht im wesentlichen dem ersten Ausführungsbeispiel der Fig. 1 bis 3, wobei hier jedoch zusätzlich noch eine Oxidiso­ lation 13 aus beispielsweise Siliziumdioxid um den Halblei­ terkörper 1 herum angebracht ist.
Die Dotierung des Drain-Stöpsels 11 kann von außen nach innen stetig ansteigen, um so eine LDD-artige Verbesserung der Spannungsfestigkeit zu erzielen. An den Wänden der einzelnen Stöpsel 9, 10 und 11 oder in deren Mitte kann noch Titanni­ trid oder irgendein Silizid eingebracht sein, um so die Gate- oder Source-Drain-Widerstände zu reduzieren. Gleiches gilt auch für die entsprechenden anderen Ausführungsbeispiele.
Die Fig. 9 und 10 zeigen ein Ausführungsbeispiel, bei dem un­ terhalb des Gate-Stöpsels 10 noch eine hochdotierte p+-lei­ tende Zone 14 vorgesehen ist und bei dem die Stöpsel 9, 10 und 11 für Source S. Gate G und Drain D mit Polysilizium-Lei­ terbahnen 15, 16 und 17 verbunden sind, die durch Isolier­ schichten 18, 19 und 20 voneinander bzw. vom Halbleiterkörper 1 getrennt sind.
Schließlich zeigen die Fig. 11 und 12 ein Ausführungsbeispiel des erfindungsgemäßen "Supertrench-FETs" in SOI-Technik: der Halbleiterkörper 1 besteht hier aus einer einkristallinen "Insel", die auf einem Isolator 21 angeordnet und von einem weiteren Isolator 22 umhüllt ist. Die Aussparungen 3, 4 und 5 sind hier nur teilweise als Kreisausschnitte im einkristalli­ nen Halbleiterkörper 1 ausgeführt und liegen nicht direkt auf einer Geraden. Dadurch kann die Kanallänge zwischen der Sour­ cezone 6 und der Drainzone 7 reduziert werden.
Außerdem ist in diesem Ausführungsbeispiel noch eine zusätz­ liche Aussparung 23 für eine "Bodyelektrode" B gezeigt, aus der p-Dotierstoff zur Bildung einer p-Zone 24 in den Halblei­ terkörper diffundiert ist. Dadurch ist es möglich, die Ein­ satzspannung des Feldeffekttransistors genau einzustellen.
Die Fig. 13(a) und 13(b) zeigen ein Ausführungsbeispiel, bei dem die aus n+-dotierten polykristallinen Silizium bestehen­ den Elektroden 9, 10, 11 in unterschiedlichen Ebenen Leiter­ bahnen 26 in mehreren Schichten bilden, wobei eine Schicht mit einer Metallisierung 26 aus beispielsweise Aluminium ver­ bunden ist. Die Schichten der Elektroden 9, 11 werden beispielsweise in einem ersten Schritt hergestellt, während die Schicht der Elektrode 10 in einem zweiten Schritt folgt.
Die Fig. 14(a) und 14(b) zeigen ein zu dem Ausführungsbei­ spiel der Fig. 13(a) und 13(b) ähnliches Ausführungsbeispiel, bei dem die Schichten der Leiterbahnen für Source S, Drain D und Gate G in drei Ebenen angeordnet sind, wobei Fig. 14(b) einen Fall veranschaulicht, bei dem eine Verbindung zwischen der Elektrode 9 und der Leiterbahn 26 über ein nicht gezeig­ tes Verbindungsloch (vgl. Bezugszeichen 25) in der Isolator­ schicht 18 erfolgt.

Claims (19)

1. Feldeffekttransistor mit einem eine Hauptfläche aufweisen­ den Halbleiterkörper (1), in den wenigstens eine Sourcezone (6) und eine Drainzone (7) eingebracht sind und der mit einer durch eine Isolatorschicht (8) von einem Kanalbereich zwi­ schen Sourcezone (6) und Drainzone (7) getrennten Gateelek­ trode (10) versehen ist, dadurch gekennzeichnet, daß Sourcezone (6), Drainzone (7) und Kanalbereich in Wänden von jeweils einer im Halbleiterkörper (1) vorgesehenen Aus­ sparung (3, 4, 5) angeordnet sind.
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß in die Aussparungen (3, 4, 5) jeweils eine Elektrode (9, 10, 11) eingebracht ist.
3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Aussparungen (3, 4, 5) einen im wesentlichen runden Querschnitt haben.
4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Aussparung (4) für den Kanalbereich so zwischen den Aussparungen (3, 5) für die Sourcezone (6) und die Drainzone (7) gelegen ist, daß die Sourcezone (6) und die Drainzone (7) jeweils die Isolatorschicht (8) berühren.
5. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die Elektroden (9, 10, 11) aus hochdotiertem polykri­ stallinem Silizium bestehen.
6. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Halbleiterkörper (1) p-dotiert ist.
7. Feldeffekttransistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Dotierungskonzentration in der Drainzone (7) auf die Drainelektrode (11) hin zu ansteigt.
8. Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Feldeffekttransistor in Isoliermaterial (13) einge­ bettet ist.
9. Feldeffekttransistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Halbleiterkörper (1) auf einem Isolator (21) angeord­ net ist.
10. Feldeffekttransistor nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß in die Wände der Aussparungen (3, 4, 5) Titannitrid und/oder ein Silizid eingebracht ist.
11. Feldeffekttransistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß eine weitere Aussparung (23) für einen Anschluß (B) des Halbleiterkörpers (1) vorgesehen ist.
12. Feldeffekttransistor nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß Source- und Drainzonen (6, 7) mit Arsen und/oder Phosphor dotiert sind.
13. Feldeffekttransistor nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß unterhalb der Gateelektrode (10) eine hochdotierte Zone (14) vorgesehen ist.
14. Feldeffekttransistor nach Anspruch 13, dadurch gekennzeichnet, daß die hochdotierte Zone (14) den gleichen Leitungstyp wie der Halbleiterkörper (1) hat.
15. Feldeffekttransistor nach einem der Ansprüche 2 bis 14, dadurch gekennzeichnet, daß die Elektroden (9, 10, 11) Schichten von Leiterbahnen (26) bilden.
16. Feldeffekttransistor nach Anspruch 15, dadurch gekennzeichnet, daß die Leiterbahnen in unterschiedlichen Ebenen angeordnet sind.
17. Feldeffekttransistor nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß die Aussparungen einen Durchmesser von 0,1 bis 1 µm haben und ihre Mittellinien etwa 0,1 bis 1 µm voneinander beabstan­ det sind.
18. Verfahren zum Herstellen eines Feldeffekttransistors nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß in einen Halbleiterkörper (1) des einen Leitungstyps drei Aussparungen (3, 4, 5) eingebracht werden, die im wesentli­ chen in einer Reihe angeordnet sind, daß die Seitenwand der mittleren Aussparung (4) mit einer Isolierschicht (8) verse­ hen wird, daß in die Seitenwände der beiden seitlichen Aus­ sparungen (3, 5) Dotierstoff des anderen Leitungstyps so ein­ gebracht wird, daß die dadurch gebildeten Source- und Drain­ zonen (6, 7) die Isolierschicht (8) berühren, und daß die Aussparungen (3, 4, 5) sodann mit einem Elektrodenmaterial (9, 10, 11) gefüllt werden.
19. Verwendung des Feldeffekttransistors nach einem der An­ sprüche 1 bis 17 in CMOS-ICs und DRAMs.
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JP2000514335A JP2001518715A (ja) 1997-09-30 1998-08-14 高いパッケージング密度を有する電界効果トランジスタおよび電界効果トランジスタの製造方法
PCT/DE1998/002383 WO1999017370A1 (de) 1997-09-30 1998-08-14 Feldeffekttransistor hoher packungsdichte und verfahren zu seiner herstellung
KR1020007003455A KR20010024356A (ko) 1997-09-30 1998-08-14 높은 패키징 밀도를 가지는 전계 효과 트랜지스터 및 상기트랜지스터를 제조하기 위한 방법
EP98949904A EP1019965A1 (de) 1997-09-30 1998-08-14 Feldeffekttransistor hoher packungsdichte und verfahren zu seiner herstellung
TW087114464A TW402822B (en) 1997-09-30 1998-09-01 Field-effect-transistor with higher packing density and its production method
US09/538,793 US6384456B1 (en) 1997-09-30 2000-03-30 Field-effect transistor having a high packing density and method for fabricating it

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063991B4 (de) * 2004-10-29 2009-06-18 Infineon Technologies Ag Verfahren zur Herstellung von dotierten Halbleitergebieten in einem Halbleiterkörper eines lateralen Trenchtransistors
US9449968B2 (en) 2013-12-27 2016-09-20 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device and a semiconductor device
DE102018122739A1 (de) * 2018-09-17 2020-03-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Dotierstoffquelle

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
JP2002026311A (ja) * 2000-07-04 2002-01-25 Miyazaki Oki Electric Co Ltd Ｓｏｉ型ｍｏｓ素子およびその製造方法
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US7061066B2 (en) 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
KR100859701B1 (ko) 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US6583014B1 (en) * 2002-09-18 2003-06-24 Taiwan Semiconductor Manufacturing Company Horizontal surrounding gate MOSFETS
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
KR100574317B1 (ko) * 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4959928B2 (ja) * 2004-09-07 2012-06-27 株式会社東芝 絶縁ゲート型半導体装置
US7265415B2 (en) 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
CN101882583A (zh) 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
EP2208229A4 (de) 2007-09-21 2011-03-16 Fairchild Semiconductor Superübergangsstrukturen für leistungsanordnungen und herstellungsverfahren
EP2232559B1 (de) * 2007-09-26 2019-05-15 STMicroelectronics N.V. Einstellbarer feldeffektgleichrichter
US8148748B2 (en) * 2007-09-26 2012-04-03 Stmicroelectronics N.V. Adjustable field effect rectifier
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
EP2274770A4 (de) * 2008-04-28 2012-12-26 St Microelectronics Nv Mosfet mit integriertem feldeffektgleichrichter
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
EP2384518B1 (de) * 2009-01-06 2019-09-04 STMicroelectronics N.V. Strukturen und verfahren für feldeffektdioden mit selbst-bootstrapping
WO2010127370A2 (en) * 2009-05-01 2010-11-04 Lakota Technologies, Inc. Series current limiting device
US8072027B2 (en) * 2009-06-08 2011-12-06 Fairchild Semiconductor Corporation 3D channel architecture for semiconductor devices
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
FR2995139A1 (fr) * 2012-09-04 2014-03-07 St Microelectronics Sa Transistor mos
US9748356B2 (en) * 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3503124A (en) * 1967-02-08 1970-03-31 Frank M Wanlass Method of making a semiconductor device
US4003126A (en) * 1974-09-12 1977-01-18 Canadian Patents And Development Limited Method of making metal oxide semiconductor devices
WO1986003341A1 (en) * 1984-11-27 1986-06-05 American Telephone & Telegraph Company Trench transistor
JPH0640583B2 (ja) * 1987-07-16 1994-05-25 株式会社東芝 半導体装置の製造方法
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5543654A (en) * 1992-01-28 1996-08-06 Thunderbird Technologies, Inc. Contoured-tub fermi-threshold field effect transistor and method of forming same
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5512517A (en) * 1995-04-25 1996-04-30 International Business Machines Corporation Self-aligned gate sidewall spacer in a corrugated FET and method of making same
DE19611045C1 (de) * 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US6096608A (en) * 1997-06-30 2000-08-01 Siliconix Incorporated Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Tr. o. El. Der. Vol. 41, No. S., May 1994, pp. S. 14-18 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063991B4 (de) * 2004-10-29 2009-06-18 Infineon Technologies Ag Verfahren zur Herstellung von dotierten Halbleitergebieten in einem Halbleiterkörper eines lateralen Trenchtransistors
US8431988B2 (en) 2004-10-29 2013-04-30 Infineon Technologies Ag Lateral trench transistor, as well as a method for its production
US9449968B2 (en) 2013-12-27 2016-09-20 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device and a semiconductor device
DE102014119603B4 (de) 2013-12-27 2024-10-10 Infineon Technologies Austria Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
DE102018122739A1 (de) * 2018-09-17 2020-03-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Dotierstoffquelle
US11664416B2 (en) 2018-09-17 2023-05-30 Infineon Technologies Ag Semiconductor device with a dopant source

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Publication number Publication date
TW402822B (en) 2000-08-21
EP1019965A1 (de) 2000-07-19
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US6384456B1 (en) 2002-05-07
WO1999017370A1 (de) 1999-04-08
JP2001518715A (ja) 2001-10-16

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