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JP2001518715A - 高いパッケージング密度を有する電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents

高いパッケージング密度を有する電界効果トランジスタおよび電界効果トランジスタの製造方法

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JP2001518715A
JP2001518715A JP2000514335A JP2000514335A JP2001518715A JP 2001518715 A JP2001518715 A JP 2001518715A JP 2000514335 A JP2000514335 A JP 2000514335A JP 2000514335 A JP2000514335 A JP 2000514335A JP 2001518715 A JP2001518715 A JP 2001518715A
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JP
Japan
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field
transistor according
zone
drain
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JP2000514335A
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ティハニィ イェネ
Original Assignee
インフィネオン テクノロジース アクチエンゲゼルシャフト
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Publication date
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Abstract

(57)【要約】 本発明は主表面を有する半導体基体（１）を備えた電界効果トランジスタに関しており、半導体基体内に少なくとも１つのソースゾーン（６）およびドレインゾーン（７）が収容されており、かつこの半導体基体には絶縁層（８）を介してソースゾーン（６）とドレインゾーン（７）との間のチャネル領域から分離されたゲート電極（１０）が設けられている。この電界効果トランジスタでは、ソースゾーン（６）、ドレインゾーン（７）、およびチャネル領域がそれぞれ１つずつ半導体基体（１）内に設けられた切欠部（３、４、５）のウォールに配置されている。

Description

【発明の詳細な説明】
【０００１】 本発明は、半導体基体内に少なくとも１つのソースゾーンおよびドレインゾー
ンが収容されており、かつこの半導体基体には絶縁層を介してソースゾーンとド
レインゾーンとの間のチャネル領域から分離されたゲート電極が設けられている
、主表面を有する半導体基体を備えた電界効果トランジスタに関する。
【０００２】 半導体技術においては周知のように構成素子の微細化が数十年来の優先度の高
い目標となっている。集積回路ではチップ上にできる限り多くの構成素子を収容
するために、つねに高い集積密度が目指される。特に最小の必要面積で済むトラ
ンジスタ構造体が模索されている。
【０００３】 構成素子の微細化に関してすでに以前から、半導体基体中にトレンチを収容し
、このトレンチのサイドウォールおよび底部を構成素子の配置個所として利用す
ることにより“第３次元”が利用されている。例としてここではＶＭＯＳ技術ま
たはＵＭＯＳ技術を挙げておく。特にＵＭＯＳ技術については IEEE Transactio
ns on Electron Devices, Vol.41, No.5, May 1994, P14-18 に示されている。 ここでは半導体基体のトレンチ内に構成されたＵ字型のゲート電極を備えたＭＯ
ＳＦＥＴ構造体が説明されており、さらにＭＯＳＦＥＴ構造体のソース領域とボ
ディ領域とのコンタクトのための別のトレンチも設けられている。
【０００４】 前述の問題、すなわち半導体モジュールのますます小さくなる構造体の形成に
関する問題は数十年来提起されてきたが、満足な解決手段は今日も達成されてい
ない。むしろさらにここのモジュールが小さい構造体として設計されるようにな
ってきてきる。
【０００５】 こうした開発の点から、本発明の課題は今日の知識によるできる限り小さなサ
イズを有する電界効果トランジスタを提供することである。
【０００６】 この課題は冒頭に言及した形式の電界効果トランジスタを、本発明によりソー
スゾーン、ドレインゾーン、およびチャネル領域がそれぞれ１つずつ半導体基体
内に設けられた切欠部のウォールに配置されているように構成して解決される。
【０００７】 換言すれば本発明の電界効果トランジスタでは、３つの切欠部いわゆるトレン
チが例えばｐ型にドープされた半導体基体の表面に埋め込まれている。これらの
切欠部はほぼ相互に一列に配置されている。中央の切欠部には酸化物ウォールが
設けられており、側方の２つの切欠部はこの実施例ではｎ型にドープされたエッ
ジを有している。このドーピングはトレンチからの拡散により行ってもよい。こ
の場合側方の切欠部のｎ型にドープされたエッジのドーピングゾーンは中央の切
欠部の酸化物ウォールに接触している。全ての切欠部の内部スペースは良好な導
電性を有する材料、例えばｎ+型にドープされた多結晶シリコンで充填されてい るか、または金属、例えばアルミニウムで充填されている。これにより３つの“
栓”が生じる。中央の切欠部の中央の栓は電界効果トランジスタのゲート電極を
形成しており、側方の切欠部の２つの側方の栓はそれぞれソース電極またはドレ
イン電極として用いられる。電流チャネルは半導体材料の中央の栓のサイドウォ
ールの個所で酸化物ウォールの後方へ接続される。
【０００８】 本発明の電界効果トランジスタの必要スペースはきわめて僅かである。なぜな
らソース、ドレイン、ゲート電極に対する個々の切欠部をきわめて小さくするこ
とができ、しかも大きなチャネル幅と短いチャネル長とを有する構造体を実現で
きるからである。大きなチャネル幅は中央の栓の深さにより定められ、短いチャ
ネル長は中央の切欠部の周の長さの１／２により定められる。
【０００９】 本発明で重要なのは、したがって電界効果トランジスタ個々のアクティブなゾ
ーン、すなわちソースゾーン、ドレインゾーン、およびチャネル領域に対して最
小のサイズを有する分離された切欠部が設けられており、それぞれ相応の電極が
“充填される”ことである。
【００１０】 本発明の有利な適用分野は例えばＣＭＯＳ‐ＩＣおよびＤＲＡＭである。ただ
し本発明の適用はバイポーラ構造体においても可能であり有利であることを強調
しておく。つまり上述の例の中央の切欠部の縁部にはｐ型ドーパントが酸化物ウ
ォールに代えて設けられ、これによりｎｐｎトランジスタが生じる。このトラン
ジスタの３つのアクティブゾーン、すなわちエミッタゾーン、ベースゾーン、お
よびコレクタゾーンはドーピングにより３つの切欠部のウォールに形成される。
この場合それぞれの電極は上述のそれぞれの切欠部内のｎ+型にドープされた多 結晶シリコンから成っている。
【００１１】 切欠部自体はその断面がほぼ丸形または円形となっている。ただしもちろん他
の形状の切欠部も可能である。楕円形の切欠部、矩形の切欠部なども問題なく可
能である。注意すべき点は電界効果トランジスタのチャネル長が中央の切欠部の
周の１／２によって定められることである。中央の切欠部に対して例えば丸形の
断面に代えて楕円形の断面を使用することにより、短いチャネル長を実現するこ
とができる。その場合楕円の長軸は２つの側方の切欠部の中心点を通って延在し
ている。
【００１２】 一般には本発明により、サイズがサブミクロン領域にある半導体モジュール、
特に電界効果トランジスタを製造することができる。
【００１３】 以下に本発明の他の有利な実施形態を説明する。本発明の電界効果トランジス
タには例えば容易に酸化物アイソレーションを設けることができる。さらにドレ
インゾーンのドープ濃度は“外側から内側へ向かって”、つまり半導体基体から
多結晶シリコンの栓へ向かって一定の割合で増加させることができる。これによ
り電圧耐性をＬＤＤ（ＬＤＤ：Lightly Doped Drain、弱くドープされたドレイ ン）的に改善することができる。また個々の栓の下方、例えば中央のゲート栓の
下方には高められたドープ濃度を有する領域を導入することができる。例えば個
々の栓のｎ+型にドープされた多結晶シリコンはさらに１つまたは複数の導体路 平面としても使用可能であることにより、相応の集積回路の集積密度の更なる増
大が達成される。窒化チタンまたはいずれかのシリサイドを多結晶シリコンから
成る栓のウォールまたは栓の中央に埋め込むことにより、ゲート抵抗またはソー
スドレイン抵抗を低減することができる。
【００１４】 本発明の特に有利な実施形態は、ＳＯＩ（シリコンオンインシュレータ）技術
での適用である。ここではアイソレータに埋め込まれたＳＩアイランドがソース
、ドレイン、およびゲートに対する切欠部のみに接触しており、これらの切欠部
の断面は例えば円の一部分の形状を有している。ソースおよびドレインに対する
切欠部は同時に例えばヒ素および／またはリンの拡散源としても用いられ、これ
に対して中央の切欠部は酸化物ウォールを有し、ゲート電極を収容する。
【００１５】 付加的にさらに半導体基体自体の端子を第４の切欠部に設けることができ、こ
の切欠部から例えばｐ型のドープ物質が拡散される。これにより電界効果トラン
ジスタの使用電圧ないし閾値電圧が正確に調整される。
【００１６】 切欠部自体はおおよそ１／２以上がアイソレータ材料内に埋め込まれているの
で、本来のシリコンアイランドはサブミクロン領域で特に小さく構成することが
できる。これにより従来では達成できなかったパッケージング密度を実現するこ
とができる。
【００１７】 本発明を以下に図に即して詳細に説明する。図１〜図３には本発明の第１の実
施例がｎチャネル形のスーパートレンチＦＥＴに即して示されている。ここで図
１には図２のａａ線に沿って切断した断面図、図２には図１のｂｂ線に沿って切
断した断面図、図３にはＦＥＴの基本回路図が示されている（断面図ではわかり
やすくするためにハッチングは省いてある）。図４〜図６にはスーパートレンチ
ＦＥＴを備えたダイナミックメモリセルを有する本発明の第２の実施例が示され
ている。ここで図４には図５のａａ線に沿って切断した断面図、図５には図４の
ｂｂ線に沿って切断した断面図、図６にはダイナミックメモリセルの基本回路図
が示されている。図７、図８には酸化物アイソレーションを備えたスーパートレ
ンチＦＥＴを有する本発明の第３の実施例が示されている。ここで図７には図８
のａａ線に沿って切断した断面図、図８には図７のｂｂ線に沿って切断した断面
図が示されている。図９、図１０にはポリシリコン導体路を備えたスーパートレ
ンチＦＥＴを有する本発明の第４の実施例が示されている。ここで図９には図１
０のａａ線に沿って切断した断面図、図１０には図９のｂｂ線に沿って切断した
断面図が示されている。図１１、図１２にはＳＯＩ技術によるスーパートレンチ
ＦＥＴを有する本発明の第５の実施例が示されている。ここで図１１には図１２
のａａ線に沿って切断した断面図、図１２には図１１のｂｂ線に沿って切断した
断面図が示されている。図１３の（ａ）（ｂ）には本発明の第６の実施例が示さ
れており、ここでは電極が種々のレベルで複数の層を形成している。図１４の（
ａ）（ｂ）には本発明の第７の実施例が示されており、ここでは電極が３つのワ
イヤ平面で相互に分離されて構成されている。
【００１８】 図中相互に対応する構成素子には同じ参照番号を使用している。
【００１９】 図１から図３には本発明の第１の実施例のｎチャネル形のスーパートレンチＦ
ＥＴが示されている。シリコンから成るｐ導電型の半導体基体１は電荷キャリア
で見てドーピング濃度約１０15ｃｍ-3〜約１０16ｃｍ-3であり、この基体内に切
欠部３、４、５、いわゆるトレンチが収容されている。このトレンチはほぼ円形
の断面を有しており（図１を参照）、直径は約０．１μｍ〜約１μｍである。個
々の切欠部３、４の間または４、５の間の中心線の間隔は約０．１μｍ〜約１μ
ｍである。ただしこれは示された値よりも低くてもよい。
【００２０】 ２つの側方の切欠部３、５のサイドウォールおよび底部からｎ型のドープ物質
、例えばリンまたはヒ素が半導体基体１内へ拡散されるので、ソースゾーン６お
よびドレインゾーン７は電荷キャリアで見てドーピング濃度約１０17ｃｍ-3〜約
１０19ｃｍ-3で形成される。中央の切欠部４のサイドウォールおよび底部は二酸
化ケイ素層８によって覆われている。二酸化ケイ素に代えて他の適切な絶縁材料
、例えば窒化ケイ素を使用することもできる。
【００２１】 このようにして形成された切欠部３、４、５は次にｎ+型にドープされた多結 晶シリコンによって充填され、これにより栓９、１０、１１が形成される。
【００２２】 この実施例では個々のゾーンの導電型と半導体基体の導電型とを反対にするこ
ともできることを明記しておく。すなわちｐ型の半導体基体１に代えてｎ導電型
の半導体基体を使用することもでき、その場合ゾーン６、７はｐ型にドープされ
る。同様のことが以下の実施例にも相当する。
【００２３】 線９、１０、１１はそれぞれソースＳ、ゲートＧ、ドレインＤに対する電極と
して用いられる。
【００２４】 場合により付加的に半導体基体１ないし“ボディ”に対してさらに別の端子Ｂ
を設けることができ、この端子を同様に（図示されていない）切欠部により形成
できる。この別の端子Ｂの切欠部からｐ型のドープ物質が拡散され、これにより
ＦＥＴの使用電圧を正確に調整できる。この別の端子Ｂは図３に示されているよ
うにソースＳとともにアースすることもできる。
【００２５】 本発明により大きなチャネル幅と小さなチャネル長Ｌとを有する電界効果トラ
ンジスタが得られる。大きなチャネル幅は切欠部３、４、５の深さにより定めら
れ、小さなチャネル長は切欠部１０ないし二酸化ケイ素層８の周囲のおよそ１／
２である。この場合にもちろんソースゾーン６およびドレインゾーン７のドーパ
ントが二酸化ケイ素層８に少なくとも接触することが保証されていなければなら
ない。
【００２６】 切欠部３、４、５の深さを相応に形成し、切欠部４の直径を低減することによ
り、チャネル幅を実際には任意の大きさにし、チャネル長をきわめて小さく構成
することができる。
【００２７】 ソースゾーン６およびドレインゾーン７のドーパントは通常は拡散により収容
される。同様のことが切欠部４の表面の酸化物層８の成長に対しても相当する。
【００２８】 図４から図６には、スーパートレンチＦＥＴを使用するメモリセルの本発明の
第２の実施例が示されている。このセルはワード線ＷＬとビット線ＢＬとに接続
されている（図６を参照）。
【００２９】 図１から図３の実施例とは異なって、図４から図６のこの実施例でのスーパー
トレンチＦＥＴはドレイン電極１１の切欠部５にもう１つの絶縁層１２を有して
おり、ここではドレイン電極が容量的に半導体基体１に結合されている（図６を
参照）。さらにこの実施例では、切欠部３、４、５が全て異なる侵入深度を有す
ることが示されている。切欠部５の侵入深度によりキャパシタＫの容量値が定め
られる（図６を参照）。
【００３０】 図４から図６の実施例は特にＣＭＯＳ‐ＩＣおよびＤＲＡＭに適している。
【００３１】 図７および図８に示された第３の実施例はほぼ図１から図３に示された第１の
実施例に相応する。ただしここでは付加的に、例えば二酸化ケイ素から成るもう
１つの酸化物アイソレーション１３が半導体基体１の周囲に配置されている。
【００３２】 ドレイン栓１１のドーピング濃度は外側から内側へ向かって徐々に上昇してお
り、ＬＤＤ的に電圧耐性の改善を達成することができる。個々の栓９、１０、１
１のウォールまたは栓の中心にはさらに窒化チタンまたは何らかのシリサイドを
収容することができ、これによりゲート抵抗またはソースドレイン抵抗を低減す
ることができる。同様のことが相応の他の実施例に対しても相当する。
【００３３】 図９、図１０にはゲート栓１０の下方にさらに高濃度にドープされたｐ+型の ゾーン１４が設けられており、ソースＳ、ゲートＧ、およびドレインＤに対する
栓９、１０、１１にはポリシリコン導体路１５、１６、１７が接続されており、
これらの栓は絶縁層１８、１９、２０を介して相互にかつ半導体基体１から分離
されている。
【００３４】 さらに図１１、図１２にはＳＯＩ技術による本発明のスーパートレンチＦＥＴ
の実施例が示されている。半導体基体１はここでは単結晶のアイランドから成っ
ており、このアイランドはアイソレータ２１上に配置されており、別のアイソレ
ータ２２によってカバーされている。切欠部３、４、５は単に円の部分としての
み単結晶の半導体基体１内で構成されており、一直線上に直接には配置されてい
ない。これによりソースゾーン６とドレインゾーン７との間のチャネル長は低減
される。
【００３５】 さらにこの実施例ではもう１つの付加的な切欠部２３が“ボディ電極”Ｂに対
して示されており、この電極からｐ型のドープ物質が拡散されて半導体基体内に
ｐ型のゾーン２４が形成される。これにより電界効果トランジスタの使用電圧を
正確に調整することができる。
【００３６】 図１３の（ａ）、（ｂ）にはｎ+型にドープされた多結晶シリコンから成る電 極９、１０、１１が複数の層の種々のレベルに導体路２６を形成していることが
示されている。ここでは１つの層が例えばアルミニウムから成る金属化部２６に
接続されている。電極９、１１の層は例えば第１のステップで製造され、電極１
０の層は第２のステップで続いて製造される。
【００３７】 図１４の（ａ）、（ｂ）には図１３の（ａ）、（ｂ）の実施例に類似の実施例
が示されており、ここではソースＳ、ドレインＤ、ゲートＧに対する導体路の層
が３つのレベルで配置されている。図１４の（ｂ）には電極９と導体路２６との
接続が図示されない絶縁層内の接続ホール（番号２５を参照）を介して行われる
ことが示されている。
【図面の簡単な説明】
【図１】 本発明の第１の実施例を示す図である。
【図２】 本発明の第１の実施例を示す図である。
【図３】 本発明の第１の実施例を示す図である。
【図４】 本発明の第２の実施例を示す図である。
【図５】 本発明の第２の実施例を示す図である。
【図６】 本発明の第２の実施例を示す図である。
【図７】 本発明の第３の実施例を示す図である。
【図８】 本発明の第３の実施例を示す図である。
【図９】 本発明の第４の実施例を示す図である。
【図１０】 本発明の第４の実施例を示す図である。
【図１１】 本発明の第５の実施例を示す図である。
【図１２】 本発明の第５の実施例を示す図である。
【図１３】 本発明の第６の実施例を示す図である。
【図１４】 本発明の第７の実施例を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月２９日（２０００．３．２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体内に少なくとも１つのソースゾーン（６）および
    ドレインゾーン（７）が収容されており、かつ該半導体基体には絶縁層（８）を
    介してソースゾーン（６）とドレインゾーン（７）との間のチャネル領域から分
    離されたゲート電極（１０）が設けられている、 主表面を有する半導体基体（１）を備えた電界効果トランジスタにおいて、 ソースゾーン（６）、ドレインゾーン（７）、およびチャネル領域がそれぞれ
    １つずつ半導体基体（１）内に設けられた切欠部（３、４、５）のウォールに配
    置されている、 ことを特徴とする電界効果トランジスタ。
  2. 【請求項２】 前記切欠部（３、４、５）内へそれぞれ１つずつ電極（９、
    １０、１１）が収容されている、請求項１記載の電界効果トランジスタ。
  3. 【請求項３】 前記切欠部（３、４、５）はほぼ円形の断面を有する、請求
    項１または２記載の電界効果トランジスタ。
  4. 【請求項４】 チャネル領域に対する切欠部（４）はソースゾーン（６）に
    対する切欠部（３）とドレインゾーン（７）に対する切欠部（５）との間に配置
    されており、ソースゾーン（６）およびドレインゾーン（７）はそれぞれ絶縁層
    （８）に接触している、請求項１から３までのいずれか１項記載の電界効果トラ
    ンジスタ。
  5. 【請求項５】 電極（９、１０、１１）は高濃度にドープされた多結晶のシ
    リコンから成る、請求項２記載の電界効果トランジスタ。
  6. 【請求項６】 前記半導体基体（１）はｐ型にドープされている、請求項１
    から５までのいずれか１項に記載の電界効果トランジスタ。
  7. 【請求項７】 ドレインゾーン（７）のドーピング濃度はドレイン電極（１
    １）に向かって上昇している、請求項１から６までのいずれか１項に記載の電界
    効果トランジスタ。
  8. 【請求項８】 電界効果トランジスタは絶縁材料（１３）に埋め込まれてい
    る、請求項１から７までのいずれか１項に記載の電界効果トランジスタ。
  9. 【請求項９】 前記半導体基体（１）はアイソレータ（２１）上に配置され
    ている、請求項１から８までのいずれか１項に記載の電界効果トランジスタ。
  10. 【請求項１０】 前記切欠部（３、４、５）のウォール内に窒化チタンおよ
    び／または酸化ケイ素が収容されている、請求項１から９までのいずれか１項に
    記載の電界効果トランジスタ。
  11. 【請求項１１】 前記半導体基体（１）の端子（Ｂ）に対する別の切欠部（
    ２３）が設けられている、請求項１から１０までのいずれか１項に記載の電界効
    果トランジスタ。
  12. 【請求項１２】 ソースゾーンおよびドレインゾーン（６、７）はヒ素およ
    び／またはリンによってドープされている、請求項１から１１までのいずれか１
    項に記載の電界効果トランジスタ。
  13. 【請求項１３】 ゲート電極（１０）の下方に高濃度にドープされたゾーン
    （１４）が設けられている、請求項１から１２までのいずれか１項に記載の電界
    効果トランジスタ。
  14. 【請求項１４】 前記高濃度にドープされたゾーン（１４）は半導体基体（
    １）と同じ導電型を有している、請求項１３記載の電界効果トランジスタ。
  15. 【請求項１５】 電極（９、１０、１１）は導体路（２６）の層から成る、
    請求項２から１４までのいずれか１項に記載の電界効果トランジスタ。
  16. 【請求項１６】 前記導体路は種々のレベルに配置されている、請求項１５
    記載の電界効果トランジスタ。
  17. 【請求項１７】 切欠部は０．１μｍ〜１μｍの直径を有しており、該切欠
    部の中心線は約０．１μｍ〜１μｍの相互に間隔を置いて配置されている、請求
    項１から１３までのいずれか１項に記載の電界効果トランジスタ。
  18. 【請求項１８】 一方の導電型の半導体基体（１）内に３つの切欠部（３、
    ４、５）を収容し、該３つの切欠部をほぼ直列に配置し、 中央の切欠部（４）のサイドウォールに絶縁層（８）を設け、 側方の２つの切欠部（３、５）のサイドウォール内に他方の導電型のドープ物
    質を収容し、 これによって形成されたソースゾーンおよびドレインゾーン（６、７）を絶縁
    層（８）に接触させ、 切欠部（３、４、５）を電極材料（９、１０、１１）で充填する、 ことを特徴とする請求項１から１７までのいずれか１項に記載の電界効果トラン
    ジスタを製造する方法。
  19. 【請求項１９】 ＣＭＯＳ‐ＩＣおよびＤＲＡＭにおける請求項１から１７
    までのいずれか１項に記載の電界効果トランジスタの使用。
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