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EP1019965A1 - Feldeffekttransistor hoher packungsdichte und verfahren zu seiner herstellung - Google Patents

Feldeffekttransistor hoher packungsdichte und verfahren zu seiner herstellung

Info

Publication number
EP1019965A1
EP1019965A1 EP98949904A EP98949904A EP1019965A1 EP 1019965 A1 EP1019965 A1 EP 1019965A1 EP 98949904 A EP98949904 A EP 98949904A EP 98949904 A EP98949904 A EP 98949904A EP 1019965 A1 EP1019965 A1 EP 1019965A1
Authority
EP
European Patent Office
Prior art keywords
effect transistor
field effect
transistor according
zone
recesses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP98949904A
Other languages
English (en)
French (fr)
Inventor
Jenö Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1019965A1 publication Critical patent/EP1019965A1/de
Withdrawn legal-status Critical Current

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    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Definitions

  • the present invention relates to a field effect transistor with a semiconductor body having a main area, which has at least one source zone and a drain zone introduced, and which is provided with a gate electrode separated by an insulator layer from a channel region between the source zone and the dram zone.
  • the "third dimension" has been included for a long time, in that trenches are introduced into a semiconductor body, the side walls and bottom of which are used as the seat of components.
  • VMOS technology or UMOS technology can be mentioned here as an example.
  • UMOS technology IEEE Transactions on Electron Devices, Vol. 41 No. 5, May 1994, pp. 14-18.
  • MOSFET structure with a U-shaped gate electrode is described, which is formed in a trench of a semiconductor body, and a further trench for contacting the source and body region of the MOSFET structure.
  • This object is achieved according to the invention in a field effect transistor of the type mentioned at the outset in that the source zone, drain zone and channel region are arranged m walls each of a recess provided in the semiconductor body.
  • three cutouts are embedded in, for example, a p-doped surface of a semiconductor body.
  • the cutouts are essentially in a row next to each other.
  • the middle recess is with a
  • the two lateral recesses have an n-doped edge in the present example.
  • the doping can be done by diffusion from the trenchs.
  • the doping zones of the n-doped edges of the lateral recesses touch the oxide wall of the central recess.
  • the interior of all recesses is filled with a highly conductive material, such as n * -dot ⁇ ertem polycrystalline silicon or a metal, such as aluminum, so that there are three "plugs".
  • the middle plug of the middle recess then forms the gate electrode of the field-effect transistor, while the two side plugs in the side recesses serve as the source electrode and the dram electrode.
  • the electricity channel is guided on the side wall of the middle plug in the semi-conductor material behind the oxide wall.
  • the space requirement of the field effect transistor according to the invention is extremely small, since the individual cutouts for source, drain and gate electrode can be made extremely small and yet structures with large channel worlds, which are given by the depth of the middle plug, and short channel lengths, which are half The extent of the middle recess are specified, can be realized.
  • CMOS ICs and DRAMs Preferred areas of application of the invention are, for example, CMOS ICs and DRAMs.
  • application of the invention is also possible and advantageous in the case of bipolar structures: if the middle cutout in the example above is provided with a p-type doping instead of an oxide wall, there is an npn transistor with three active ones Zones, namely emitter zone, base zone and collector zone, are formed by the doping in the walls of three recesses, the respective electrodes consisting of the n * -dot ⁇ ertem polycrystalline silicon in the respective recesses.
  • the cutouts themselves can be essentially round or circular in cross-section. However, other configurations of the cutouts are of course also possible. So elliptical recesses but also rectangular recesses etc. are conceivable without further notice. To be noted is that the channel length in a field effect transistor is given by half the circumference of the central recess. A short channel length can therefore be achieved by using, for example, an elliptical cross-section instead of a round cross-section for the central recess, the longitudinal axis of the ellipse running between the centers of the two lateral recesses.
  • semiconductor components and in particular field effect transistors can be produced by the present invention, the dimensions of which are in the submicron range.
  • the wall of the polycrystalline silicon plug or the center of these plugs can be the gate or Source Dra - resistances are reduced.
  • SOI silicon on insulator
  • an SI island embedded in an insulator is only touched by the cutouts for source, drain and gate, these cutouts, for example, in their cross section have the shape of circular sections.
  • the cutouts for source and drain also serve as diffusion sources for arsenic and / or phosphorus, for example, while a central cutout has an oxide wall and accommodates the gate electrode.
  • connection for the semiconductor body itself can be provided in a fourth recess, from which, for example, a p-type dopant diffuses out in order to be able to precisely set the threshold voltage of the field effect transistor.
  • the actual silicon “island” can be made particularly small in the submicron range, as a result of which packing densities not previously achieved can be achieved.
  • FIG. 1 being a section aa of
  • Fig. 2 show a section bb of Fig. 1
  • Fig. 3 provide a circuit diagram of the FET (in the sectional representations Hatches omitted for better clarity),
  • FIG. 4 to 6 show a second exemplary embodiment of the invention with a dynamic memory cell with the "super trench FET", FIG. 4 a section aa from FIG. 5, FIG. 5 a section bb from FIG. 4 and FIG. 6 a circuit diagram the dynamic memory cell,
  • FIG. 7 and 8 a third exemplary embodiment of the invention with a "super trench FET" with oxide insulation, FIG. 7 showing a section aa from FIG. 8 and FIG. 8 a section bb from FIG. 7,
  • FIG. 9 and 10 a fourth exemplary embodiment of the invention with a "super trench FET" with polysilicon interconnects, FIG. 9 a section aa of FIG. 10 and FIG. 10 a section bio of
  • FIG. 11 and 12 show a fifth exemplary embodiment of the invention with a "super trench FET" in SOI technology, FIG. 11 indicating a section aa from FIG. 12 and FIG. 12 a section bb from FIG. 11, and
  • FIG. 13 (a), 13 (b) and 14 (a), 14 (b) a sixth and seventh exemplary embodiment of the invention, respectively, in which it is shown how the electrodes form different layers in several layers (FIG. 13 ( a) and 13 (b)) or the connections in three wiring levels are isolated from each other (Fig. 14 (a) and 14 (b).
  • FIG. 1 to 3 show a "super trench FET" in the n-channel version according to a first exemplary embodiment of the invention.
  • the distance between the center lines of the individual recesses 3, 4 and 4, 5 can be approximately 0.1 to approximately 1 ⁇ m however, values lower than the specified values are also possible.
  • n-dopant for example phosphorus or arsenic
  • Charge carriers / cm 3 arise.
  • the side wall and the bottom of the central recess 4 are covered with a silicon dioxide layer 8.
  • silicon dioxide instead of silicon dioxide, another suitable insulating material can also be used, such as silicon nitride.
  • the recesses 3, 4 and 5 designed in this way are then filled with A-doped polycrystalline silicon, which thus forms “plugs” 9, 10 and 11.
  • the plugs 9, 10 and 11 each serve as electrodes for source S, gate G and drain D.
  • a further connection B can also be provided for the semiconductor body 1 or "body”, which can also be formed by a recess (not shown).
  • a p-type dopant can be diffused out of the recess in this further connection B, in order to be able to precisely set the threshold voltage of the FET.
  • This further connection B can, as shown in FIG. 3, be grounded together with source S.
  • the invention enables the implementation of a field effect transistor with a large channel width, which is determined by the depth of the
  • the channel width can be made practically arbitrarily large and the channel length can be made very small.
  • the doping of the source zone 6 and the drain zone 7 can be introduced in the usual way by diffusion. Slide ches also applies to the growth of the oxide layer 8 in the
  • FIG. 4 to 6 show a second exemplary embodiment of the invention with a memory cell using the "super trench FET", which is connected to a word line WL and a bit line BL (see FIG. 6).
  • the "super trench FET" of the present exemplary embodiment of FIGS. 4 to 6 m of the recess 5 of the dram electrode 11 also has an insulator layer 12, so that here the dram electrode is capacitively coupled to the semiconductor body 1 is (see also Fig. 6).
  • this exemplary embodiment shows that the cutouts 3, 4 and 5 can have different penetration depths. The depth of penetration of the recess 5 essentially determines the capacitance value of the capacitor K (see FIG. ⁇ ).
  • FIGS. 4 to 6 The exemplary embodiment in FIGS. 4 to 6 is particularly suitable for CMOS ICs and DRAMs.
  • the third exemplary embodiment shown in FIGS. 7 and 8 essentially corresponds to the first exemplary embodiment of FIGS. 1 to 3, but here, in addition, an oxidation insulation 13 made of silicon dioxide, for example, is attached around the semiconductor body 1.
  • the doping of the Dra stopper 11 can increase steadily from the outside inwards, in order to improve the LDD like
  • Titanium nitride or some silicide can also be introduced on the walls of the individual plugs 9, 10 and 11 or in the middle thereof, so as to or reduce source dra resistances. The same applies to the corresponding other exemplary embodiments.
  • FIGS. 9 and 10 show an exemplary embodiment in which a highly doped p " -leiding zone 14 is provided underneath the gate stop 10 and in which the stoppers 9, 10 and 11 for source S, gate G and Drain D are connected to polysilicon conductor tracks 15, 16 and 17, which are separated from one another or from the semiconductor body 1 by insulating layers 18, 19 and 20.
  • FIGS. 11 and 12 show an exemplary embodiment of the “supertrench FET” according to the invention using SOI technology: the semiconductor body 1 here consists of an emcrystalline “island” which is arranged on an insulator 21 and is encased by a further insulator 22.
  • the cutouts 3, 4 and 5 are only partially designed as circular sections in the crystalline semiconductor body 1 and are not directly on a straight line. The channel length between the source zone 6 and the drain zone 7 can thereby be reduced.
  • this exemplary embodiment also shows an additional recess 23 for a “body electrode” B, from which the p-type dopant diffuses to form a p-zone 24 m, the semiconductor body. This makes it possible to precisely set the field voltage transistor's offset voltage.
  • FIGS. 13 (a) and 13 (b) show an exemplary embodiment in which the electrodes 9, 10, 11 m of different levels consisting of n "-doped polycrystalline silicon form conductor tracks 26 in several layers, one layer with one Metallization 26 made of aluminum, for example, is connected to the layers of electrodes 9, 11. for example in a first step, while the
  • Layer of the electrode 10 m follows a second step.
  • FIGS. 13 (a) and 13 (b) show an exemplary embodiment similar to the exemplary embodiment of FIGS. 13 (a) and 13 (b), in which the layers of the conductor tracks for source S, drain D and gate G three 14 (b) illustrates a case in which a connection is made between the electrode 9 and the conductor track 26 via a connection hole (not shown) (see reference numeral 25) in the insulator layer 18.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

Die Erfindung betrifft einen Feldeffekttransistor mit einem eine Hauptfläche aufweisenden Halbleiterkörper (1), in den wenigstens eine Sourcezone (6) und eine Drainzone (7) eingebracht sind und der mit einer durch eine Isolatorschicht (8) von einem Kanalbereich zwischen Sourcezone (6) und Drainzone (7) getrennten Gateelektrode (10) versehen ist. Bei diesem Feldeffekttransistor sind Sourcezone (6), Drainzone (7) und Kanalbereich in Wänden von jeweils einer im Halbleiterkörper (1) vorgesehenen Aussparung (3, 3, 5) angeordnet.

Description

Beschreibung
Feldeffekttransistor hoher Packungsdichte und Verfanren zu seiner Herstellung
Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor mit einem eine Hauptflache aufweisenden Halblei- terkorper, den wenigstens eine Sourcezone und eine Drainzone eingebracht sind und der mit einer durch eine Isolator- schicht von einem Kanalbereich zwischen Sourcezone und Dramzone getrennten Gateelektrode versehen ist.
In der Halbleitertechnik ist bekanntlich die Miniaturisierung von Bauelementen seit Jahrzehnten ein bevorzugtes Ziel. So werden bei integrierten Schaltungen immer höhere Integrationsdichten angestrebt, um auf einem Chip möglichst viele Bauelemente unterbringen zu können. Es werden speziell auch Transistorstrukturen gesucht, die mit einem minimalen Platzbedarf auskommen.
Im Zuge dieser Mimaturisierung von Bauelementen wird bereits seit längerem die "dritte Dimension" einbezogen, indem einen Halbleiterkorper Graben eingebracht werden, deren Seiten- wande und Boden als Sitz von Bauelementen ausgenutzt werden. Als Beispiel sei hier die VMOS-Technik oder die UMOS-TechniK genannt . Speziell zur UMOS-Technik sei dabei auf IEEE Tran- sactions on Electron Devices, Vol. 41 No . 5, May 1994, S. 14 - 18 verwiesen. Dort wird eine MOSFET-Struktur mit einer U- formigen Gate-Elektrode beschrieben, die in einem Graben ei- nes Halbleiterkorpers ausgebildet ist, sowie ein weiterer Graben zur Kontaktierung von Source- und Bodyregion der MOSFET-Struktur.
Obwohl die erwähnte Problemstellung, nämlich d e Schaffung immer kleinerer Strukturen von Halbleiterbauelementen, seit Jahrzehnten besteht, ist eine befriedigende Losung bis heute nicht erreicht worden. Vielmehr gelingt es immer wieder, immer noch kleinere Strukturen einzelner Bauelemente zu entwerfen.
Im Zuge dieser Entwicklung ist es Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor zu schaffen, der die nach heutigen Erkenntnissen klemstmoglichen Abmessungen hat.
Diese Aufgabe wird bei einem Feldeffekttransistor der eingangs genannten Art erf dungsgemaß dadurch gelost, daß Sourcezone, Drainzone und Kanalbereich m Wanden von jeweils einer im Halbleiterkorper vorgesehenen Aussparung angeordnet sind.
Mit anderen Worten, bei dem erf dungsgemaßen Feldeffekttransistor sind drei Aussparungen, sogenannte "Trenche", m eine beispielsweise p-dotierte Oberflache eines Halbleiterkorpers eingelassen. Die Aussparungen liegen im wesentlichen in einer Reihe nebeneinander. Die mittlere Aussparung ist mit einer
Oxidwand versehen, wahrend die beiden seitlichen Aussparungen einen im vorliegenden Beispiel n-dotierten Rand haben. Die Dotierung kann dabei durch Diffusion aus den Trenchs erfolgen. Dabei berühren die Dotierungszonen der n-dotierten Ran- der der seitlichen Aussparungen die Oxidwand der mittleren Aussparung. Der Innenraum aller Aussparungen ist mit einem gut leitenden Material, wie beispielsweise n*-dotιertem poly- kristall em Silizium oder auch einem Metall, wie beispielsweise Aluminium aufgefüllt, so daß drei "Stöpsel" vorliegen. Der mittlere Stöpsel der mittleren Aussparung bildet dann die Gateelektrode des Feldeffekttransistors, wahrend die beiden seitlichen Stöpsel in den seitlichen Aussparungen als Sourceelektrode bzw. Dramelektrode dienen. Der Stromkanal ist an der Seitenwand des mittleren Stöpsels im Halbieiterma- terial hinter der Oxidwand gefuhrt.
Der Platzbedarf des erf dungsgemaßen Feldeffekttransistors ist extrem gering, da die einzelnen Aussparungen für Source, Drain und Gateelektrode äußerst klein gemacht werden können und dennoch Strukturen mit großen Kanalwelten, die durch die Tiefe des mittleren Stöpsels gegeben sind, und kurzen Kanallangen, die durch den halben Umfang der mittleren Aussparung vorgegeben sind, realisiert werden können.
Wesentlich an der vorliegenden Erfindung ist also, daß für die einzelnen aktiven Zonen des Feldeffekttransistors, d.h. Sourcezone, Drainzone und Kanalbereich, getrennte Aussparun- gen mit kleinsten Abmessungen vorgesehen und jeweils mit den entsprechenden Elektroden "gefüllt" werden.
Bevorzugte Anwendungsgebiete der Erfindung sind beispielsweise CMOS-IC's und DRAMs. Es sei aber ausdrücklich betont, daß eine Anwendung der Erfindung auch bei Bipolarstrukturen möglich und vorteilhaft ist: wird die mittlere Aussparung im obigen Beispiel m ihrem Rand mit einer p-Dotierung anstelle einer Oxidwand versehen, so liegt ein npn-Transistor vor, dessen drei aktive Zonen, nämlich Emitterzone, Basiszone und Kollektorzone, durch die Dotierungen in den Wanden von drei Aussparungen gebildet sind, wobei die jeweiligen Elektroden aus dem erwähnten n*-dotιertem polykristall em Silizium in den jeweiligen Aussparungen bestehen.
Die Aussparungen selbst können ihrem Querschnitt im wesentlichen rund bzw. kreisförmig sein. Selbstverständlich sind jedoch auch andere Gestaltungen der Aussparungen möglich. So sind ohne weiteres elliptische Aussparungen aber auch rechteckformige Aussparungen usw. denkbar. Zu beachten ist, daß die Kanallange bei einem Feldeffekttransistor durch den halben Umfang der mittleren Aussparung gegeben ist. Eine kurze Kanallange kann also realisiert werden, indem für die mittlere Aussparung beispielsweise ein elliptischer Quer- schnitt anstelle eines runden Querschnittes verwendet wird, wobei die Langsachse der Ellipse zwischen den Mittelpunkten der beiden seitlichen Aussparungen verlauft.
Generell lassen sich durch die vorliegende Erfindung Halblei- terbauelemente und insbesondere Feldeffekttransistoren herstellen, deren Abmessungen im Submikronbereich liegen.
Im folgenden sollen noch andere vorteilhafte Weiterbildungen der Erfindung erläutert werden:
Der erf dungsgemaße Feldeffekttransistor kann beispielsweise ohne weiteres mit einer Oxidisolation ausgestattet werden. Weiterhin ist es möglich, etwa die Dotierungskonzentration der Drainzone von "außen nach innen", also vom Halbleiterkor- per auf den Stöpsel aus polykristallinem Silizium zu, stetig ansteigen zu lassen, wodurch eine "LDD"-artιge Verbesserung der Spannungsfestigkeit eintritt (LDD = „Lightly Doped Drain"; schwach dotierte Drain) . Auch ist es möglich, unterhalb einzelner Stöpsel, beispielsweise unterhalb des mittle- ren Gate-Stopsels, ein Gebiet mit erhöhter Dotierungskonzentration einzufuhren. Das beispielsweise n+-dotιerte polykri- stall e Silizium der einzelnen Stöpsel kann außerdem auch als eine oder mehrere Leiterbahnebenen verwendet werden, wodurch eine weitere Erhöhung der Integrationsdichte einer ent- sprechenden integrierten Schaltung erreicht wird. Durch Einbringen von Titannitrid oder irgendwelchen Siliziden die Wand der Stöpsel aus polykristallinem Silizium oder die Mitte dieser Stöpsel können die Gate- oder Source-Dra - Widerstande reduziert werden. Eine besonders vorteilhafte Weiterbildung der Erfindung betrifft deren Anwendung auf die SOI-Technik (SOI = Silizium auf Isolator) : hier wird eine einem Isolator eingebettete Sl-Insel von den Aussparungen für Source, Drain und Gate lediglich berührt, wobei diese Aussparungen m ihrem Querschnitt beispielsweise die Form von Kreisausschnitten haben. Die Aussparungen für Source und Drain dienen aber ebenfalls als Diffusionsquellen für beispielsweise Arsen und/oder Phos- phor, wahrend eine mittlere Aussparung eine Oxidwand hat und die Gateelektrode aufnimmt.
Zusätzlich kann noch ein Anschluß für den Halbleiterkorper selbst in einer vierten Aussparung vorgesehen werden, woraus beispielsweise ein p-Dotierstoff ausdiffundiert, um die EinsatzSpannung des Feldeffekttransistors genau einstellen zu können.
Da die Aussparungen selbst etwa zur Hälfte oder mehr m Iso- latormatenal eingebettet sind, kann die eigentliche Silizium-"Insel" besonders klein im Submikronbereich ausgeführt werden, wodurch bisher nicht erreichte Packungsdichten zu realisieren sind.
Nachfolgend wird die Erfindung anhand der Zeichnungen naher erläutert. Es zeigen:
Fig. 1 bis 3 ein erstes Ausfuhrungsbeispiel der Erfindung anhand eines "Supertrench-FETs" in n-Kanal- Version, wobei Fig. 1 einen Schnitt aa von
Fig. 2, Fig. 2 einen Schnitt bb von Fig. 1 und Fig. 3 ein Pnnzipschaltbild des FETs angeben (in den Schnittdarstellungen sind Schraffuren zur besseren Übersichtlichkeit jeweils weggelassen) ,
Fig. 4 bis 6 ein zweites Ausfuhrungsbeispiel der Erfindung mit einer dynamischen Speicherzelle mit dem "Supertrench-FET", wobei Fig. 4 einen Schnitt aa von Fig. 5, Fig. 5 einen Schnitt bb von Fig. 4 und Fig. 6 ein Pnnzipschaltbild der dynamischen Speicherzelle angeben,
Fig. 7 und 8 ein drittes Ausfuhrungsbeispiel der Erfindung mit einem "Supertrench-FET" mit Oxidisolati- on, wobei Fig. 7 einen Schnitt aa von Fig. 8 und Fig. 8 einen Schnitt bb von Fig. 7 ange- ben,
Fig. 9 und 10 ein viertes Ausfuhrungsbeispiel der Erfindung mit einem "Supertrench-FET" mit Polysilizium- Leiterbahnen, wobei Fig. 9 einen Schnitt aa von Fig. 10 und Fig. 10 einen Schnitt bio von
Fig. 9 angeben,
Fig. 11 und 12 ein fünftes Ausfuhrungsbeispiel der Erfindung mit einem "Supertrench-FET" in SOI-Techmk, wobei Fig. 11 einen Schnitt aa von Fig. 12 und Fig. 12 einen Schnitt bb von Fig. 11 angeben, und
Fig. 13 (a) , 13 (b) und 14 (a) , 14 (b) ein sechstes bzw. sieben- tes Ausfuhrungsbeispiel der Erfindung, in denen gezeigt ist, wie die Elektroden unterschiedlichen Ebenen mehrere Schichten bilden (Fig. 13 (a) und 13 (b) ) bzw. die Anschlüsse in drei Verdrahtungsebenen voneinander isoliert ausgeführt sind (Fig. 14 (a) und 14 (b) .
In den Figuren werden für einander entsprechende Bauteile e- weils die gleichen Bezugszeichen verwendet.
Die Fig. 1 bis 3 zeigen einen "Supertrench-FET" in n-Kanal- Version nach einem ersten Ausfuhrungsbeispiel der Erfindung. In einem p-leitenden Halbleiterkorper 1 aus Silizium mit ei- ner Dotierungskonzentration von etwa 1015 bis etwa 10lD Ladungsträger cm"3 sind Aussparungen 3, 4 und 5, sog. "Trenches", eingebracht, die ungefähr einen kreisförmigen Querschnitt (vgl. Fig. 1) haben und einen Durchmesser von etwa 0,1 bis etwa 1 μm aufweisen. Der Abstand zwischen den Mit- tellinien der einzelnen Aussparungen 3, 4 bzw. 4, 5 kann etwa 0,1 bis etwa 1 μm betragen. Es sind jedoch auch niedrigere Werte als die angegebenen Werte möglich.
Aus den Seltenwanden und dem Boden der beiden seitlichen Aus- sparungen 3, 5 ist n-Dotierstoff, beispielsweise Phosphor oder Arsen, den Halbleiterkorper 1 diffundiert, so daß eine Sourcezone 6 und eine Drainzone 7 mit einer Dotierungskonzentration von etwa 1017 bis etwa 1019 Ladungstrager/cm3 entstehen. Die Seitenwand und der Boden der mittleren Aussparung 4 ist mit einer Siliziumdioxidschicht 8 belegt. Anstelle von Siliziumdioxid kann auch ein anderes geeignetes Isoliermate- πal verwendet werden, wie beispielsweise Siliziumnitrid.
Die so gestalteten Aussparungen 3, 4 und 5 werden sodann mit A-dotiertem polykristallinem Silizium aufgefüllt, das so "Stöpsel" 9, 10 und 11 bildet.
Es sei ausdrücklich angemerkt, daß im vorliegenden Ausfuhrungsbeispiel die Leitungstypen der einzelnen Zonen und des Halbleiterkorpers auch umgekehrt sein können, d.h., anstelle eines p-leitenden Halbleiterkorpers 1 kann auch ein n-leiten- der Halbleiterkorper verwendet werden, wobei die Zonen 6 und 7 dann p-dotiert sind. Gleiches gilt auch für die folgenden Ausfuhrungsbeispiele.
Die Stöpsel 9, 10 und 11 dienen jeweils als Elektrode für Source S, Gate G und Drain D.
Gegebenenfalls kann zusätzlich für den Halbleiterkorper 1 bzw. "Body" noch ein weiterer Anschluß B vorgesehen werden, der ebenfalls durch eine Aussparung (nicht gezeigt) gebildet werden kann. Aus der Aussparung dieses weiteren Anschlusses B kann ein p-Dotierstoff ausdiffundiert sein, um die Einsatz- Spannung des FETs genau einstellen zu können. Dieser weitere Anschluß B kann, wie in Fig. 3 gezeigt ist, zusammen mit Source S geerdet werden.
Die Erfindung ermöglicht die Realisierung eines Feldeffekt- transistors mit großer Kanalweite, die durch die Tiefe der
Aussparungen 3, 4 und 5 gegeben ist, und kleiner Kanallange L (vgl. Fig. 1), die ungefähr den halben Umfang der Aussparung 10 bzw. der Siliziumdioxidschicht 8 betragt. Dabei muß selbstverständlich sichergestellt sein, daß die Dotierung der Sourcezone 6 bzw. die Dotierung der Drainzone 7 die Siliziumdioxidschicht 8 wenigstens berührt.
Durch entsprechende Gestaltung der Tiefe der Aussparungen 3, 4 und 5 und Verringerung des Durchmessers der Aussparung 4 können die Kanalweite praktisch beliebig groß und die Kanallange sehr klein gestaltet werden.
Die Dotierungen der Sourcezone 6 und der Drainzone 7 können m üblicher Weise durch Diffusion eingebracht werden. Glei- ches gilt auch für das Aufwachsen der Oxidschicht 8 in der
Oberfl che der Aussparung 4.
Die Fig. 4 bis 6 zeigen ein zweites Ausfuhrungsbeispiel der Erfindung mit einer den "Supertrench-FET" verwendenden Speicherzelle, die an e ne Wortleitung WL und eine Bitleitung BL (vgl. Fig. 6) angeschlossen ist.
Im Unterschied zum Ausfuhrungsbeispiel der Fig. 1 bis 3 weist der "Supertrench-FET" des vorliegenden Ausfuhrungsbeispiels der Fig. 4 bis 6 m der Aussparung 5 der Dramelektrode 11 noch eine Isolatorschicht 12 auf, so daß hier die Dramelektrode kapazitiv mit dem Halbleiterkorper 1 gekoppelt ist (vgl. auch Fig. 6). Außerdem zeigt dieses Ausfuhrungsbei- spiel, daß die Aussparungen 3, 4 und 5 durchaus unterschiedliche Eindringtiefen haben können. Durch die Eindringtiefe der Aussparung 5 wird hier im wesentlichen der Kapazitatswert des Kondensators K (vgl. Fig. β) festgelegt.
Das Ausfuhrungsbeispiel der Fig. 4 bis 6 eignet sich besonders für CMOS-IC' s und DRAMs.
Das in den Fig. 7 und 8 gezeigte dritte Ausfuhrungsbeispiel entspricht im wesentlichen dem ersten Ausfuhrungsbeispiel der Fig. 1 bis 3, wobei hier jedoch zusätzlich noch eine Oxidiso- lation 13 aus beispielsweise Siliziumdioxid um den Halbleiterkorper 1 herum angebracht ist.
Die Dotierung des Dra -Stopsels 11 kann von außen nach innen stetig ansteigen, um so eine LDD-artige Verbesserung der
Spannungsfestigkeit zu erzielen. An den Wanden der einzelnen Stöpsel 9, 10 und 11 oder n deren Mitte kann noch Titannitrid oder irgendein Silizid eingebracht sein, um so die Gate- oder Source-Dra -Widerstande zu reduzieren. Gleiches gilt auch für die entsprechenden anderen Ausfuhrungsbeispiele.
Die Fig. 9 und 10 zeigen em Ausfuhrungsbeispiel, bei dem un- terhalb des Gate-Stopsels 10 noch eine hochdotierte p"-leι- tende Zone 14 vorgesehen ist und bei dem die Stöpsel 9, 10 und 11 für Source S, Gate G und Drain D mit Polysilizium-Lei- terbahnen 15, 16 und 17 verbunden sind, die durch Isolierschichten 18, 19 und 20 voneinander bzw. vom Halbleiterkorper 1 getrennt sind.
Schließlich zeigen die Fig. 11 und 12 e Ausfuhrungsbeispiel des erfmdungsgemaßen "Supertrench-FETs" in SOI-Technik: der Halbleiterkorper 1 besteht hier aus einer emkristall en "Insel", die auf einem Isolator 21 angeordnet und von einem weiteren Isolator 22 umhüllt ist. Die Aussparungen 3, 4 und 5 sind hier nur teilweise als Kreisausschnitte im e kristalli- nen Halbleiterkorper 1 ausgeführt und liegen nicht direkt auf einer Geraden. Dadurch kann die Kanallange zwischen der Sour- cezone 6 und der Drainzone 7 reduziert werden.
Außerdem ist diesem Ausfuhrungsbeispiel noch eine zusatzliche Aussparung 23 für eine "Bodyelektrode" B gezeigt, aus der p-Dotierstoff zur Bildung einer p-Zone 24 m den Halblei- terkorper diffundiert ist. Dadurch ist es möglich, die Em- satzspannung des Feldeffekttransistors genau einzustellen.
Die Fig. 13 (a) und 13 (b) zeigen em Ausfuhrungsbeispiel, bei dem die aus n"-dotιerten polykristallinen Silizium bestehen- den Elektroden 9, 10, 11 m unterschiedlichen Ebenen Leiterbahnen 26 in mehreren Schichten bilden, wobei eine Schicht mit einer Metallisierung 26 aus beispielsweise Aluminium verbunden ist. Die Schichten der Elektroden 9, 11 werden bei- spielsweise m einem ersten Schritt hergestellt, wahrend die
Schicht der Elektrode 10 m einem zweiten Schritt folgt.
Die Fig. 14 (a) und 14 (b) zeigen em zu dem Ausfuhrungsbei- spiel der Fig. 13 (a) und 13 (b) ähnliches Ausfuhrungsbeispiel, bei dem die Schichten der Leiterbahnen für Source S, Drain D und Gate G drei Ebenen angeordnet sind, wobei Fig. 14 (b) einen Fall veranschaulicht, bei dem eine Verbindung zwischen der Elektrode 9 und der Leiterbahn 26 über em nicht gezeig- tes Verbmdungsloch (vgl. Bezugszeichen 25) in der Isolatorschicht 18 erfolgt.

Claims

Patentansprüche
1. Feldeffekttransistor mit einem eine Hauptflache aufweisenden Halbleiterkorper (1), in den wenigstens eine Sourcezone (6) und eine Dramzone (7) eingebracht sind und der mit einer durch eine Isolatorschicht (8) von einem Kanalbereich zwischen Sourcezone (6) und Dramzone (7) getrennten Gateelektrode (10) versehen ist, d a d u r c h g e k e n n z e i c h n e t , daß Sourcezone (6), Dra zone (7) und Kanalbereich Wanden von jeweils einer im Halbleiterkorper (1) vorgesehenen Aussparung (3, 4, 5) angeordnet sind.
2. Feldeffekttransistor nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß in die Aussparungen (3, 4, 5) jeweils eine Elektrode (9, 10, 11) eingebracht ist.
3. Feldeffekttransistor nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Aussparungen (3, 4, 5) einen im wesentlichen runden Querschnitt haben.
4. Feldeffekttransistor nach einem der Anspr che 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß die Aussparung (4) für den Kanalbereich so zwischen den Aussparungen (3, 5) für die Sourcezone (6) und die Dramzone (7) gelegen ist, daß die Sourcezone (6) und die Dramzone (7) jeweils die Isolatorschicht (8) berühren.
5. Feldeffekttransistor nach Anspruch 2, d a d u r c h ge k e n n z e i c h n e t , daß die Elektroden (9, 10, 11) aus hochdotiertem polykristallinem Silizium bestehen.
6. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß der Halbleiterkorper (1) p-dotiert ist.
7. Feldeffekttransistor nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß die Dotierungskonzentration der Dramzone (7) auf die Dra elektrode (11) hm zu ansteigt.
8. Feldeffekttransistor nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß der Feldeffekttransistor m Isoliermaterial (13) eingebettet ist.
9. Feldeffekttransistor nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß der Halbleiterkorper (1) auf einem Isolator (21) angeord¬
10. Feldeffekttransistor nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t , daß m die Wände der Aussparungen (3, 4, 5) Titannitrid und/oder e Silizid eingebracht ist.
11. Feldeffekttransistor nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t , daß eine weitere Aussparung (23) für einen Anschluß (B) des Halbleiterkorpers (1) vorgesehen ist.
12. Feldeffekttransistor nach einem der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß Source- und Dramzonen (6, 7) mit Arsen und/oder Phosphor dotiert sind.
13. Feldeffekttransistor nach einem der Ansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t , daß unterhalb der Gateelektrode (10) eine hochdotierte Zone (14) vorgesehen ist.
14. Feldeffekttransistor nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , daß die hochdotierte Zone (14) den gleichen Leitungstyp wie der Halbleiterkorper (1) hat.
15. Feldeffekttransistor nach einem der Ansprüche 2 bis 14, d a d u r c h g e k e n n z e i c h n e t , daß die Elektroden (9, 10, 11) Schichten von Leiterbahnen (26) bilden.
16. Feldeffekttransistor nach Anspruch 15, d a d u r c h g e k e n n z e i c h n e t , daß die Leiterbahnen in unterschiedlichen Ebenen angeordnet sind.
17. Feldeffekttransistor nach einem der Ansprüche 1 bis 16, d a d u r c h g e k e n n z e i c h n e t , daß die Aussparungen einen Durchmesser von 0, 1 bis 1 μm haben und ihre Mittellinien etwa 0,1 bis 1 μm voneinander beabstandet sind.
18. Verfahren zum Herstellen eines Feldeffekttransistors nach einem der Ansprüche 1 bis 17, d a d u r c h g e k e n n z e i c h n e t , daß m einen Halbleiterkorper (1) des einen Leitungstyps drei Aussparungen (3, 4, 5) eingebracht werden, die im wesentlichen m einer Reihe angeordnet sind, daß die Seitenwand der mittleren Aussparung (4) mit einer Isolierschicht (8) verse- hen wird, daß in die Seitenwande der beiden seitlichen Aussparungen (3, 5) Dotierstoff des anderen Leitungstyps so eingebracht wird, daß die dadurch gebildeten Source- und Dramzonen (6, 7) die Isolierschicht (8) berühren, und daß die Aussparungen (3, 4, 5) sodann mit einem Elektrodenmaterial (9, 10, 11) gefüllt werden.
19. Verwendung des Feldeffekttransistors nach einem der Ansprüche 1 bis 17 CMOS-ICs und DRAMs.
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