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DE3886378T2 - Integrierte schaltungszelle mit grube. - Google Patents

Integrierte schaltungszelle mit grube.

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DE3886378T2
DE3886378T2 DE88908487T DE3886378T DE3886378T2 DE 3886378 T2 DE3886378 T2 DE 3886378T2 DE 88908487 T DE88908487 T DE 88908487T DE 3886378 T DE3886378 T DE 3886378T DE 3886378 T2 DE3886378 T2 DE 3886378T2
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DE
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trench
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fet
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DE88908487T
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Ker-Wen Teng
Karl Wang
Wei Wu
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Motorola Inc
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  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • Die vorliegende Erfindung betrifft integrierte Schaltkreiselemente, die in Grabenstrukturen ausgebildet sind, und insbesondere betrifft sie integrierte Schaltkreise mit einem Graben, bei denen wenigstens ein Transistor in dem Graben ausgebildet ist.
  • In dem Bestreben der Industrie zur Herstellung integrierter Schaltkreise Möglichkeiten zu erforschen, wie mehr Schaltkreise auf ein gegebenes Halbleitersubstrat gepackt werden können, wurde mehr und mehr Aufwand darauf verwendet, die verschiedenen Schaltkreiskomponenten nicht nur in einer planaren Weise auf der Oberfläche des Substrats anzuordnen, sondern auch die Schaltkreiskomponenten vertikal entweder durch Aufbauen der Schaltkreiskomponenten über die Substratoberfläche hinaus oder durch Vergraben der Schaltkreiskomponenten in auf der Oberfläche des Halbleiterkörpers ausgebildeten Gräben anzuordnen.
  • Beispielsweise ist eine Anzahl von Möglichkeiten zum Isolieren von kundenspezifischen Planarkomponenten mit grabenförmigen Isolationsbereichen bekannt. Grabenkondensatoren werden ebenfalls auf kommerzieller Basis bei den größten Speicherchips, wie den 1-Mega-Bit und 4-Mega-Bit DRAMs, verwendet.
  • Grabenähnliche Tranistoren sind in verschiedenen Formen verwendet worden. Eine der frühesten Formen eines Transistors eines "Grabentyps" verwendet verschiedene Schichten aus halbleitendem Material, um einen Stapel aus Source/Drain-Bereichen zu bilden, der von einer Schicht, die als ein Kanalbereich dient, und einer Schicht, die als ein weiterer Source/Drain-Bereich dient, bedeckt wird. Eine Rille oder ein Graben wird in diesen Stapel eingeschnitten. Die Rille oder der Graben wird beschichtet oder abgedeckt mit einem dünnen dielektrischen Material, das als das Gate-Dielektrikum dient, und der Rest des Grabens wird mit einem leitenden Füllmaterial aufgefüllt, das als Gate dient.
  • Eine weitere Transistorstruktur eines Grabentyps ist ein MOSFET, wie er in der US-Patentschrift Nr. 4 683 643 offenbart ist. Ein n-Typ Source/Drain-Bereich ist auf der Oberfläche eines p-Typ Siliziumsubstrats ausgebildet, und ein Graben ist in das Substrat geätzt. Eine Gate-Oxidschicht ist an den Seitenwänden des Grabens ausgebildet, und eine Schicht aus Polysilizium ist gleichförinig abgeschieden, um die Gate-Oxidschicht an den Seitenwänden des Grabens zu bedecken. Die Polysiliziumschicht ist anisotrop geätzt, um eine Seitenwand-Gate-Elektrode an den senkrechten Oberflächen des Grabens zu bilden. Eine Oxidschicht ist über der Polysilizium-Gate-Elektrode und am Boden des Grabens ausgebildet. Ein zweiter n-Typ Source/Drain- Bereich ist am Boden des Grabens ausgebildet und die Gate- Oxidschicht ist geätzt, um den zweiten Source/Drain-Bereich freizulegen. Der Graben wurde dann mit Polysilizium aufgefüllt, das den zweiten Source/Drain-Bereich kontaktiert. Die Seitenwand-Gate-Elektrode bestimmt einen Kanalbereich entlang der Seitenwand des Grabens zwischen dem Source-Drain-Bereich an der Oberfläche des Substrats und dem zweiten Source-Drain-Bereich am Boden des Grabens.
  • Andere Ausgestaltungen verwenden eine flachere grabenartige Struktur oder eine V-förmige Rille, wobei der Graben oder die Rille nicht nur mit einer dünnen dielektrischen Schicht, die als das Gate-Dielektrikum dient, sondern auch zudem mit einer dünnen Schicht eines leitfähigen Materials überzogen oder abgedeckt sind, um die Gate-Elektrode zu bilden, die wenigstens vergleichsweise dünn zu den Ausgestaltungen mit dem Gate eines Auffülltyps ist. Ebenso sind in diesem Zusammenhang jene Bautypen von Interesse, bei denen es sich um V-MOS-Komponenten mit selbstjustierten mehrfachen Elektroden handelt. Vertikale CMOS-Transistoren, die auf der Oberfläche des Halbleiterwafers aufgebaut sind, anstatt in das Substrat vergraben zu sein, sind ebenfalls bekannt, ebenso wie vertikale FETs, die in Gräben ausgebildet sind, wobei das Gate eine dünne Schicht innerhalb des Grabens ist und von einem anderen Gate innerhalb desselben Grabens durch irgendeine Art von Struktur getrennt ist. Andere vorgeschlagene vertikale FETs umfassen Strukturen, bei denen ein Graben ein zylindrisches Gate enthält, und eine Source/Drain auf dem Boden des Grabens sich befindet, deren Kontakte durch die Mitte des zylindrischen Gates verlaufen. Weiterhin werden grabenartige Strukturen untersucht, die sowohl Transistoren als auch Kondensatoren in den Gräben in ähnlicher Weise beinhalten.
  • Aus dem obigen kurzen Überblick wird ersichtlich, daß zunehmend komplexere Schaltungskomponenten in Grabenanfertigung entworfen werden. Wie man sieht, beinhaltet die vorliegende Herausforderung der Grabentechnologie das Anordnen von mehr als einer Baukomponente, wie z.B. einem Transistor und andere Elemente in demselben Graben, um einen dynamischen oder statischen Speicher mit wahlfreiem Zugriff (DRAM oder SRAM) in einer Speicherzelle zu bilden.
  • Trotzdem befindet sich die Grabentechnologie immer noch in einem Entwicklungszustand, und es besteht ein Bedarf für weitere Grabenstrukturen, insbesondere an neueren Arten mit Mehrfachbaukomponenten, so daß die besten Alternativen bei der Herstellung von integrierten Schaltungen mit extrem hoher Dichte verfügbar gemacht werden und verwendbar werden. Nur sehr wenige der vorgeschlagenen Grabenstrukturen sind tatsächlich in kommerziellen integrierten Schaltkreischips ausgeführt worden. Es besteht ein Bedarf an zukünftigen SRAM-Zellen, die die neuen Grabentechnologien verwenden, insbesondere an jenen, die eine niedrige Rate an Softfehlern (SER) schaffen.
  • Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Speicherzelle für ein SRAM zu schaffen, die eine Vielzahl von Elementen, beispielsweise Transistoren, verwendet.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine SRAM-Zelle mit einer Vielzahl von Elementen zu schaffen, die in der Lage ist, eine darin ausgebildete aktive Last zu haben.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine SRAM-Grabenzelle mit einer Vielzahl von Elementen zu schaffen, die das Substratoberflächengebiet und die Softfehlerrate des Speichers, der darin ausgebildet ist, minimiert.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine vertikale Grabentransistorzelle zu schaffen, die keinen zusätzlichen Isolationsraum zwischen den darin vorhandenen Elementen benötigt.
  • Zum Lösen dieser und anderer Aufgaben der vorliegenden Erfindung wird in einer Ausführungsform eine auf einem Substrat mit einem Graben gebildete integrierte Schaltkreiszelle geschaffen, wobei der Graben wenigstens eine senkrechte Wand und einen unteren Boden hat, und wobei die senkrechte Wand einen oberen Bereich hat. Die Zelle hat zudem wenigstens einen Feldeffekttransistor (FET) in der senkrechten Wand, wobei der FET zwei Source/Drain-Bereiche hat, von denen einer in der Nähe des oberen Bereichs der Wand und einer auf dem unteren Boden des Grabens ist. Der FET hat auch einen Gate-Bereich entlang der Wand. Die Zelle enthält zudem eine zentrale, aktive Lastkomponente innerhalb des Grabens, wobei die zentrale Lastkomponente obere und untere Kontakte hat, und wobei der untere Kontakt der Lastkomponente elektrisch mit dem FET in der senkrechten Wand verbunden ist.
  • Im folgenden werden kurz die Zeichnungen beschrieben. In den Zeichnungen zeigen:
  • Fig.1 eine Querschnittsdarstellung einer Ausführungsform der SRAM-Speicherzelle nach dieser Erfindung, die drei Transistoren in einem Graben verwendet;
  • Fig.2 einen groben Aufriß der SRAM-Speicherzelle der Fig. 1;
  • Fig.3 ein schematisches Schaltkreisdiagramm einer herkömmlichen SRAM-Speicherzelle mit sechs Transistoren, um darzustellen, wie die Transistoren der Ausführungsform der SRAM-Zelle nach der Fig. 1 verbunden und angeordnet werden, um die gesamte Zelle zu bilden;
  • Fig.4 eine Querschnittsdarstellung eines Grabens in einer frühen Phase der Herstellung einer Grabenzelle gemäß dieser Erfindung;
  • Fig.5 eine Querschnittsdarstellung des Grabens nach der Fig. 4, nachdem die source/Drain-Bereiche der Transistoren gebildet worden sind;
  • Fig.6 eine Qüerschnittsdarstellung des Grabenkondensators der Fig. 5 nach der Anwendung der zweiten leitfähigen Schicht;
  • Fig.7 eine Querschnittsdarstellung einer erfindungsgemäßen Grabenzelle in einer mittleren Phase des Aufbaus, die zwischen der in der Fig. 6 und der in der Fig. 1 gezeigten liegt;
  • Fig.8 eine Querschnittsdarstellung eines weiteren Beispiels einer Zelle mit einer Vielzahl von Transistoren, die zwei Transistoren, einen Widerstand und eine Verbindungsschicht verwendet;
  • Fig.9 ein schematisches Schaltkreisdiagramm der herkömmlichen SRAM-Zelle mit vier Transistoren und zwei Widerständen, die darstellt, wie die Zelle der Fig. 8 verbunden werden kann;
  • Fig.10 eine Querschnittsdarstellung einer weiteren Zelle, die eine vergrabene Schicht verwendet, um eine Einheit mit zwei Transistoren und einem Widerstand für einen SRAM-Speicher zu bilden;
  • Fig.11 ein schematisches Schaltkreisdiagramm der SRAM-Zelle mit vier Transistoren und zwei Widerständen, das darstellt, wie die Zelle der Fig. 10 verbunden werden kann;
  • Fig.12 eine grobe, schematische Aufrißansicht der SRAM-Zelle der Fig. 11;
  • Fig.13 eine Querschnittsdarstellung von einer weiteren Ausführungsform der Erfindung, die zwei vertikale Transistoren und einen lateralen Transistor auf einem Substrat mit einer vergrabenen Schicht verwendet, wobei die beiden vertikalen FETs gemeinsame Gates haben;
  • Fig.14 ein schematisches Schaltkreisdiagramm einer weiteren herkömmlichen Zelle mit sechs Transistoren, die die Zelle mit einer Vielzahl von Transistoren der Fig. 13 verwendet; und
  • Fig.15 ein ungefährer, schematischer Aufriß der beiden Zellen der in Fig. 13 gezeigten und wie in der Fig. 14 gezeigt verbundenen Ausführungsform.
  • Es sei bemerkt, daß die Querschnittsdarstellungen dieser Erfindung nicht maßstabsgetreu sind, und daß oft die senkrechten Proportionen im Vergleich zu den horizontalen Proportionen aus Gründen der klareren Darstellung vergrößert sind.
  • Es werden nun Ausführungsbeispiele der Erfindung ausführlich beschrieben.
  • In der Fig. 1 ist ein Querschnitt einer Ausführungsform der erfindungsgemäßen Zelle (10) gezeigt, die bei der Integration in sehr hohem Maßstab (VLSI) oder äußerst hohem Maßstab (ULSI) von SRAM-Schaltkreisen oder anderen Schaltkreisen verwendet werden kann. Die Zelle (10) ist auf einem Halbleitersubstrat (12) gefertigt, das jedoch ohne Beschränkung darauf aus einkristallinem Silizium oder anderem geeigneten Material bestehen kann. Isolationsbereiche (16) sind vorgesehen, um die aktiven Bereiche zu umgeben, wo sich die Zelle (10) befindet.
  • Es sei in dieser Beschreibung angenommen, daß das Halbleitersubstrat (12) p&supmin; dotiert ist, obwohl man verstehen wird, daß das Substrat auch die entgegengesetzte Leitfähigkeitsart haben kann, und daß die anderen dotierten Halbleitermaterialbereiche ebenfalls umgekehrt sein können. Das Substrat (12) hat einen Graben (18) darin, der wenigstens zwei Wände (17) und (19) und einen unteren Boden (21) hat. Die Zelle (10) hat wenigstens zwei Feldeffekttransistoren (FETs). Der erste FET (46) hat eine Source/Drain-Bereich (26) in der Nähe des oberen Bereichs der Wand (17) und einen Drain/Source-Bereich (30) auf dem unteren Boden (21) des Grabens (18), die durch einen Kanal (48) voneinander getrennt sind. Über dem Kanal (48) befindet sich eine dünne Schicht (20) aus Gate-Dielektrikum, die wiederum von einem Gate (22) bedeckt wird.
  • Der zweite FET (50) hat einen Drain/Source-Bereich (30) mit dem FET (46) gemeinsam und hat einen weiteren Source/Drain-Bereich (28), der von dem Drain/Source-Bereich (30) durch den Kanal (52) getrennt ist. Der Kanal (52) ist durch eine dünne Schicht aus Gate-Dielektrikum (20') abgedeckt, und das Gate des FET (50) ist mit (22') bezeichnet. Wie im Verlauf der Beschreibung des Verfahrensflusses erklärt werden wird, sind die die Gates (22) und (22') bildenden Schichten und die dielektrischen Schichten (20) und (20') ursprünglich jeweils eine einzige Schicht und werden während des Verfahrens durch Ätzen voneinander getrennt, um einen Kontakt für den dritten FET (54) zu schaffen.
  • Der dritte FET (54) wirkt als die Last auf die Zelle (10) und hat einen Source/Drain-Bereich (42) über der Zelle (10), der von dem Drain/Source-Bereich (44) auf dem Boden (21) der Zelle (10) durch den Kanal (40) getrennt ist. Das Gate-Dielektrikum für den zylindrisch geformten Last-FET (54) ist eine dünne Schicht aus Gate-Dielektrikum (36), unter der die Gate-Elektrode (34) sich befindet. Man bemerke, daß der Drain/Source- Bereich (44) direkt mit dem Gate (34) wie auch mit dem Drain/Source-Bereich (30) der FETs (46) und (50) verbunden ist.
  • Der Aufbau der Zelle (10) in der Fig. 1 wird nun erläutert. In der Fig. 4 ist ein früher Schritt bei der Herstellung der erfindungsgemäßen Zelle (10) mit mehreren Transistoren gezeigt, insbesondere der in der Fig. 1 im Querschnitt gezeigten Ausführungsform. Das Herstellungsverfahren beginnt durch das Bereitstellen eines Halbleitersubstrats (12) mit einer Oberfläche (14), in der die aktiven Bereiche der Zelle (10) umgebende Isolationsbereiche (16) geschaffen werden, um die verschiedenen Zellen (10) voneinander zu isolieren. Die Isolationsstruktur (16) kann aus Siliziumoxid, Siliziumnitrid, undotiertem Polysilizium oder Kombinationen daraus oder aus anderem geeigneten Material bestehen. Weiter können die Isolationsstrukturen (16) durch jegliches herkömmliche Verfahren, wie lokale Oxidation des Siliziums (LOCOS), abgedichtete Zwischenschicht, Lokaloxidation (SILO) oder durch Grabenisolation etc. geschaffen werden. Falls eine Grabenisolation verwendet wird, wie es empfehlenswert ist, da die Zelle ebenfalls in einem Graben gebildet werden wird, sollte der Graben ungefähr die gleiche Tiefe oder ungefähr 3 Microns (1 Micron entspricht einem 1 um) Tiefe und ungefähr 0,5 bis 1 Micron Breite haben.
  • Ein Graben (18) wird mittels im allgemeinen anisotropen Ätztechniken, wie Plasmaätzen oder reaktives Ionenätzen (RIE), in die Oberfläche (14) des Substrats (12) geätzt. Es wird empfohlen, daß das Ätzverfahren zum Bilden des Grabens (18) derart ist, daß sowohl die oberen als auch die unteren Kanten des Grabens (18) rund gestaltet sind, um die gleichmäßige Schichtüberdeckung zu vereinfachen. Der Graben sollte wenigstens zwei Wände (17) und (19) und einen unteren Boden (21) haben. Obwohl der Graben von jeglicher Dimension oder Proportion sein kann, könnte die Größe eines Grabens ungefähr 2 bis 3 Micron Tiefe und ungefähr 2,0 bis 3,0 Micron Breite aufweisen. Die erste zu bildende Schicht ist eine erste dünne Schicht aus Gate-Dielektrikum (20), das aus Siliziumdioxid, Siliziumnitrid oder einer Kombination der beiden, wie einem Oxid-Nidrid-Oxid-(ONO)- Sandwich, bestehen kann. Als nächstes wird eine Schicht aus leitfähigem Material (22), wie dotiertem polykristallinen Silizium (Polysilizium oder Poly), einem Metall oder einem Metallsilizid, gleichmäßig über der dielektrischen Schicht (20) geschaffen. Zum Zwecke dieses Beispiels sei angenommen, daß die erste Schicht aus leitfähigem Material in situ dotieres Polysilizium eines n&spplus; Leitfähigkeitstyps ist.
  • Die Schichten (20) und (22) werden in ein Muster gebracht und geätzt, um Öffnungen zum Bilden der Source/Drain-Bereiche zu schaffen, und ein dünner Dielektrikumsfleck (pad, 24), z.B. aus Siliziumdioxid, wird vorgesehen, falls die Source/Drain- Bereiche, wie in der Fig. 5 dargestellt, durch Ionenimplantation gebildet werden sollen. Die Ionenimplantation kann auf herkömmliche Weise ausgeführt werden. Da n&spplus; Source/Drain- Bereiche zu bilden sind, kann Phosphor oder Arsen in elementarer oder Verbundform verwendet werden. Die gebildeten n&spplus; Source/Drain-Bereiche umfassen Bereiche (26) und (28) jeweils in der Nähe von oberen Bereichen der Wände (17) und (19) und den Drain/Source-Bereich (30) auf dem unteren Boden (21) des Grabens (18). Man bemerke, daß die Bereiche (26), (28) und (30) zu der Gate-Schicht (22) selbstjustiert sein können. Typischerweise sollten die implantierten Dotierstoffe einem Ausheizverfahren unterworfen werden, um vollständig die Source/Drain- Bereiche (26), (28) und (30) zu bilden.
  • Als nächstes wird eine Oxidation ausgeführt, um eine dicke dielektrische Isolationsschicht (32) zu schaffen, wie in der Fig. 6 gezeigt ist. Diese Schicht kann auf dem dünnen Ionenimplantationsfleck (24) gebildet werden, oder sie kann geschaffen werden, nachdem der Fleck (24) durch ein herkömmliches Ätzmittel entfernt worden ist. Der dicke dielektrische Isolationsbereich (32) kann wieder aus Siliziumdioxid, Siliziumnitrid, Kombinationen daraus, etc. bestehen. Dieser Bereich (32) sollte auf dem Boden des Grabens in ein Muster gebracht werden, um einen Kontakt mit dem Drain/Source-Bereich (30) zu ermöglichen, und dann wird eine zweite Schicht aus leitfähigem Material (34) gebildet, um die in der Fig. 6 gezeigte Struktur zu erhalten. Die zweite Schicht aus leitfähigem Material (34) kann aus einem der für die erste Schicht aus leitfähigem Material (22) vorgeschlagenen Materialien gebildet sein. Für das hier erörterte Beispiel sei angenommen, daß die zweite Schicht aus leitfähigem Material (34) n&spplus; Polysilizium ist, das durch chemische Gasphasenabscheidung (CVD) abgelagert worden ist. Dieser Prozeß ist bekannt dafür, daß eine gleichmäßige Schicht erhalten wird.
  • Wie in der Fig. 7 gezeigt ist, wird als nächstes eine zweite dünne dielektrische Gate-Schicht (36), wie Siliziumdioxid, über der zweiten Schicht aus leitfähigem Material (34) plaziert. Die zweite Schicht aus leitfähigem Material (36) kann an diesem Punkt in eine Musterform geätzt sein, oder auch nicht, in Abhängigkeit davon, ob der Prozeßingenieur wünscht, sie vom Rest des Schaltkreises zu isolieren. Auf jeden Fall müssen sowohl die dünne dielektrische Gate-Schicht (36) und die zweite Schicht aus leitfähigem Material (34) in ein Muster geformt sein, um eine Öffnung (38) zu schaffen, wie in der Fig. 7 zu sehen ist.
  • Der Rest des Grabens (18) wird durch eine Halbleitermaterialschicht oder eine Füllung (40) aufgefüllt, die aus Polysilizium sein kann. Es wird auf die Fig. 1 verwiesen. In diesem Fall kann es jedoch wünschenswert sein, daß die Füllung (40) in situ dotieres p&supmin; CVD-Polysilizium ist, da die Füllung (40) den Kanal für das zentrale Lastelement bildet, das in dieser Ausführungsform ein Transistor sein wird. Eine getrennte Schicht aus in situ dotiertem n&spplus; CVC-Poly (42) wird über der Polysiliziumfüllung (40) als einer dem Source/Drain-Bereiche (42) plaziert. Die Verbindung zu der Unterseite der Füllung (40) wird durch ein Erhitzungsverfahren geschaffen, das genug Dotierstoffe von dem Drain/Source-Bereich (30) und der zweiten Schicht aus leitfähigem Material (34) in den unteren Bereich (44) diffundieren würde, um den Kontakt herzustellen. Das leitfähige Material, das die Füllung (40) bildet, und der n&spplus; Source/Drain-Bereich (42) sollten in ein Muster geformt sein und geätzt sein, um sie gegen den Grabenbereich zu begrenzen. Alternativ dazu kann es möglich sein, ein Verfahren unter Verwendung einer Füllung und einen n&spplus; Implantationsschritt zu verwenden, um die Bereiche (40) und (42) im Graben (18) zu bilden, ohne maskierende Schritte und ein Muster bildende Ätzschritte auszuführen. Zwischenverbindungsschichten und dielektrische Schichten können an diesem Punkt gebildet und geätzt werden, und Durchführungslöcher oder Öffnungen zu den Source/Drain-Bereichen (26) und (28) sollten geschaffen werden. Bis zu diesem Punkt erhält man durch dieses Verfahren im wesentlichen die fertige Zelle, die in Fig. 1 gezeigt ist. Andere herkömmliche Verfahrensschritte, wie Schaffen einer Passivierungsschicht und Ausbildung von Zwischenverbindungen, können nach Bedarf durchgeführt werden.
  • In der Fig. 2 ist eine Draufsicht oder ein Entwurfschema der Zelle (10) der Fig. 1 gezeigt. Wie man erkennt, ist dies lediglich ein möglicher Entwurf und es ist dies auch kein optimierter Entwurf, ja es ist sogar nicht einmal ein praktischer Entwurf. Dieser ist jedoch angegeben, um darzustellen, wie zwei Zellen (10) und (10") aussehen könnten und verbunden sein könnten, um eine SRAM-Zelle (56) mit sechs Transistoren zu bilden, wobei zwei der Vielzahl von Transistorzellen (10) und (10") miteinander verbunden sind. Man kann beispielsweise sehen, daß die Source/Drain-Bereiche (26) der FET (46) und (46") jeweils mit der Bit-Linie D und der inversen Bit-Linie D verbunden sind. Die Gates (22) dieser FETs (46) und (46") sind beide mit der Wortleitung verbunden. Wie vorher angemerkt wurde, sind die anderen Drain/Source-Bereiche (30) der FET (46) und (46") auf dem Boden des Grabens und daher in der Fig. 2 nicht sichtbar.
  • Wieder in bezug auf die FET (50) und (50") ist einer ihrer Source/Drain-Bereiche (30) vergraben und nicht sichtbar. Die anderen Source/Drain-Bereiche (28) sind beide mit Vss verbunden, während das Gate (22') des FET (50) mit dem Gate (34) des vertikalen FET (54") verbunden ist. Auf ähnliche Weise ist das Gate (22') des FET (50") mit dem Gate (34) des vertikalen FET (54) verbunden. Schließlich sind die oberen Source/Drain- Bereiche (42) der beiden vertikalen FET (54) und (54") mit der Vcc-Leitung wie in der Fig. 2 gezeigt verbunden.
  • In der Fig. 3 ist ein schematisches Schaltkreisdiagramm von zwei Transistorzellen (10) und (10") mit einer Vielzahl von Transistoren in der SRAM-Zelle (56) im Vergleich zur Fig. 2 vereinfacht gezeigt. Die SRAM-Zelle (56) mit sechs Transistoren ist im Stand der Technik bekannt. Seine besondere bauartmäßige Ausführungsform mit zwei Gräben (58) ist jedoch neu. Der Betrieb der SRAM-Zelle mit sechs Transistoren ist im Stand der Technik gut bekannt und, da er nicht Gegenstand der vorliegenden Erfindung ist, wird er hier der Kürze halber weggelassen. Typischerweise sind die Komponenten (54) und (54") Lastelemente, und es kann sich anstelle von Transistoren auch um andere Baulemente handeln. Beispielsweise sind diese Lastkomponenten in der in der Fig. 8 im Querschnitt dargestellten Ausfünrungsform der Erfindung Widerstände und keine Transistoren.
  • In der Fig. 8 ist ein weiteres Beispiel einer Transistorzelle (60) mit einer Vielzahl von Transistoren in einem Halbleitersubstrat (62) gezeigt, das eine passive Last enthält. Die Zelle (60) hat einen Graben (64) mit wenigstens zwei Wänden (66) und (68), die ihrerseits jeweils den ersten FET (70) und den zweiten FET (72) beherbergen. Der FET (70) hat einen Source/Drain-Bereich (74) in dem oberen Bereich der Wand (66). Dieser n&spplus; Source/Drain-Bereich (74) kann eine Schicht in der Oberfläche des Substrats (62) sein, die darin ausgebildet worden ist oder die ihm zugefügt worden ist. Der andere Source/Drain-Bereich (76) kann eine vergrabene Schicht sein oder eine andere durch herkömmliche Mittel gebildete Art von Schicht. Die Source/Drain-Bereiche (74) und (76) des FET (70) sind durch einen Kanal (78) getrennt. Der Kanal (78) ist durch eine dünne dielektrische Schicht (80) (analog zur Schicht (20) in der Fig. 1) bedeckt, über der die Gate-Elektrode (82) für den FET (70) gelegen ist.
  • Auf ähnliche Weise hat der zweite FET (72) einen Source/Drain- Bereich (84) in der Oberfläche des Substrats (62) in der Nähe des oberen Bereichs der Wand (68), der von dem vergrabenen Drain/Source-Bereich (76) durch den Kanal (86) getrennt ist.
  • Der Kanal (86) wird durch ein dünnes Gate-Dielektrikum (80') abgedeckt, das seinerseits von der Gate-Elektrode (82') bedeckt wird. Die Gate-Elektroden (82) und (82') sind von dem Zwischenverbindungsbereich (96) mittels einer dicken dielektrischen Schicht (88) getrennt. Der Source/Drain-Bereich (84), der Drain/Source-Bereich (76) und der Source/Drain-Bereich (74) können durch Einführung von Dotierstoffen auf eine ähnlich zu der in der Ausführungsform der Fig. 1 verwendeten Weise, beispielsweise durch Ionenimplantation oder Diffusion, gebildet werden.
  • Ein weiteres in der Zelle der Fig. 8 offensichtliches Merkmal ist die Anwesenheit einer weiteren Schicht aus Polysilizium (96), die in gewissem Maße analog der zweiten Schicht aus leitfähigem Material (34) in der Ausführungsform der Fig. 1 ist. In der Anpassung dieser Zelle (60) an den Schaltkreis der Fig. 9, wie es später beschrieben werden wird, ist es offensichtlich, daß es einen Bedarf für eine Vorrichtung zum Verbinden des Widerstandskontakts (76) mit dem Gate (82) des Transistors (72) einer angrenzenden Zelle (60") gibt. Diese Schicht (96) vereinfacht diese Verbindung. Daher ist es offensichtlich, daß die elektrische Schicht (88) ebenfalls vorhanden sein sollte, und daß eine dielektrische Schicht (98) vorhanden sein sollte, um den Widerstandskörper (90) von dieser zweiten leitfähigen Schicht (96) zu isolieren. Die dielektrische Schicht (88) sollte wenigstens so dick sein, daß der Stromfluß in dem Leiter (96) keine ausreichende Feldstärke in den Kanälen (78) oder (86) erzeugt, um einen Ladungsträgerfluß jeweils in den FET (70) und (72) zu induzieren.
  • In der in Fig. 8 gezeigten Zelle ist die Lastkomponente (90) ein durch eine n-dotierte Polysiliziumfüllung (92) zwischen der Drain/Source-Verbindung (76) und der oberen n&spplus; Elektrode (94) gebildeter Widerstand, der mit Vcc verbunden ist. Der Source/ Drain-Bereich (74) ist mit den Bit-Leitungen oder Datenleitungen D und D invertiert verbunden, während der Source/ Drain-Bereich (84) mit Vss verbunden ist. Wie der Fachmann leicht versteht, kann die Zelle der Fig. 8 gemäß den in bezug auf die Ausführungsform der Fig. 1 beschriebenen Verfahren hergestellt werden.
  • In der Fig. 9 ist in einem schematischen Schaltkreisdiagramm gezeigt, wie zwei der Zellen (60) und (60") mit einer Vielzahl von Transistoren miteinander verbunden werden können, um eine SRAM-Zelle mit vier Transistoren und zwei Widerständen zu bilden. Wieder ist der besondere in der Fig. 9 gezeigte Schaltkreis im allgemeinen nach dem Stand der Technik bekannt, wogegen seine bauartgemäße Verwirklichung hier neu ist. Ähnlich zu der Erörterung in bezug auf die Fig. 3 ist der Source/ Drain-Bereich (74) der Zelle (60) mit der Bit-Leitung D verbunden, während der source/Drain-Bereich (74) der Zelle (60") mit einer inversen Bit-Leitung D verbunden ist. Die anderen Source/Drain-Bereiche der Zellen sind mit den Gates der anderen Transistoren der entgegengesetzten Zellen verbunden. Der Source/Drain-Bereich (76) der Zelle (60) ist über die leitfähige Schicht (94) mit dem Gate (82') des FET (72') verbunden, und der Drain/Source-Bereich (76) der Zelle (60") ist über die leitfähige Schicht (96) mit dem Gate (88) des FET (72) verbunden. Die Source/Drain (76) von beiden Zellen (60) und (60") sind natürlich ebenfalls mit dem unteren Kontakt der Widerstände (90) und (90") verbunden und dienen jeweils als ein Source/Drain-Bereich für die Transistoren (70) und (72"). Der Source/Drain-Bereich (84) der Transistoren (72) und (72') ist für beide mit Vss verbunden, während die oberen Kontakte (94) der Widerstände (90) und (90") beide mit Vcc verbunden sind.
  • In der Fig. 10 ist ein weiteres Beispiel einer VLSI- oder ULSI-Speicherzelle (100) gezeigt, die einen in einer Grabenstruktur auf einem p Wafer mit einer vergrabenen n&spplus; Schicht (102) vergrabenen Polysiliziumwiderstand verwendet.
  • In diesem Beispiel umfaßt die Zelle zwei FET, einen lateralen FET (106) und einen vertikalen FET (108), in der vertikalen Wand (110) des Grabens (112), der auch die Lastkomponente (114) beherbergt, die in dem in der Fig. 10 dargestellten Fall eine passive Lastkomponente, wie ein Widerstand, ist. Der laterale FET (106) hat einen Source/Drain-Bereich (116) und einen Drain/Source-Bereich (118), wobei der letztere der beiden in der Oberfläche der p&supmin; Schicht (104) in der Nähe des oberen Bereichs der Wand (110) gelegen ist. Die Source/Drain-Bereiche (116) und (118) sind durch den Kanal (120) voneinander beabstandet, welcher wiederum durch ein dünnes Gate-Dielektrikum (122) bedeckt ist, das seinerseits von der Gate-Elektrode (124) bedeckt ist.
  • Der vertikale FET (108) und der laterale FET (106) haben den Drain/Source-Bereich (118) und auch den Source/Drain-Bereich (102), der als eine vergrabene n&spplus; Schicht vorgesehen ist, gemeinsam. Die Source/Drain-Bereiche (118) und (102) sind durch den Kanal (126) in der Wand (110) des Grabens (112) getrennt. Der Kanal (126) und die Grabenwand (110) sind durch eine dünne dielektrische Gate-Schicht (128) bedeckt, die ihrerseits durch die Gate-Elektrode (130) bedeckt ist. Die dielektrische Gate-Schicht (128) und die leitfähige Schicht (130) sind über der Form des Grabens durchgängig ausgebildet und können zylindrisch oder kastenförmig sein. Daher sollten die Isolationsbereiche (16) von dem Graben (112) an allen Seiten beabstandet sein, wie in der Fig. 12 gezeigt ist, so daß Strom überall in der Zelle fließen kann.
  • Weiter ist die zentrale Lastkomponente (114) ein Widerstand, der eine leicht dotierte n&supmin; Polysiliziumfüllung (132) aufweist, die durch einen n&spplus; dotierten Polysiliziumkontakt (134) bedeckt ist. Die Unterseite des Widerstands (114) kontaktiert die dotierte Polysiliziumzwischenverbindungsschicht (36), die ihrerseits den vorher erörterten n&spplus; Drain/Source-Bereich (118) kontaktiert. Die Zwischenverbindungsschicht (136) ist von der den Körper des Widerstands (114) bildenden Polysiliziumwiderstandsfüllung (132) durch die dielektrische Schicht (138) und von dem Gate (130) des vertikalen FET (108) durch die dielektrische Schicht (140) isoliert. Die Verfahren und die Materialien zum Bilden der Zelle (100) in der Fig. 10 sind ähnlich zu den in bezug auf Fig. 1 und die Figuren 4 bis 7 erörterten. Es sei jedoch bemerkt, daß der Source/Drain-Bereich (116) und der Drain/Source-Bereich (118) in der Bauweise der Fig. (10) durch selbstjustierende Polysilizium-Gate-Verfahren gebildet werden kann, anstelle des Vorsehens einer Photomaske und einer ein Muster bildenden Ätzung. Man wird sehen, daß selbstjustierende Verfahren auch bei den nachfolgend erörterten, in den Figuren 13 und 16 abgebildeten Zellen verwendet werden können.
  • Wie man jedoch erwarten könnte, ist die Zelle (100) etwas unterschiedlich in ihrem Entwurf und dem Schaltkreisdiagramm aufgebaut. In der Fig. 11 ist die gleiche, in der Fig. 9 gezeigte SRAM-Zelle (142) mit vier Transistoren und zwei Widerständen gezeigt. Jedoch erfüllen in der Fig. 11 die lateralen Transistoren (106) und (106") jeweils die Funktionen der Transistoren (70) und (70") in dem Schaltkreis der Fig. 9. Die vertikalen Tansistoren (108) und (108") im Schaltkreis der Fig. 11 erfüllen die Funktion von den vertikalen FET (72) und (72") des Schaltkreises der Fig. 9, wogegen die Widerstände (114) und (114") des Schaltkreises der Fig. 11 die Funktion der Widerstände (90) und (90") des Schaltkreises der Fig. 9 erfüllen. Da dieser grundlegende Schaltkreis vorher ausführlich erörtert worden ist, wird die vorliegende kurze Erörterung für die Fig. 11 genügen. Zudem ist der Betrieb der SRAM-Zelle (142) im Stand der Technik bekannt, da der wie in der Fig. 11 abgebildete Schaltkreis nicht neu ist, wogegen seine bauartmäßige Verwirklichung neu ist.
  • In der Fig. 12 ist eine Draufsicht auf einen groben schematischen Entwurf der beiden Zellen (100) und (100") des in der Fig. 10 gezeigten Beispiels gezeigt, die gemäß der Fig. 11 miteinander verbundenen sind. Die gleichen in der Fig. 10 und 11 verwendeten Bezugszeichen werden in der Fig. 12 aus Gründen der Konsistenz und Klarheit der beiden Ansichten verwendet. Wie bei dem in der Fig. 2 gezeigten Entwurf wird man erkennen, daß der Entwurf der Fig. 12 kein optimierter Entwurf ist. Beispielsweise ist es von der Fig. 12 offensichtlich, daß die Drain/ Source-Bereiche (118) näher am Graben (112) innerhalb des aktiven Bereichs positioniert sein könnten, und daß weiter der Isolationsbereich (16) auf der rechten Seite der Zellen (100) und (100") beträchtlich näher an der Grabenwand (110) gelegen sein könnte.
  • Die Zwischenverbindungen, die oben in bezug auf die Fig. 11 erörtert worden sind, werden kurz in bezug auf die Fig. 12 erneut betrachtet. Man bemerke, daß der Source/Drain-Bereich (116) des FET (106) mit der Bit-Leitung D verbunden ist, während der Source/Drain-Bereich (116) des FET (106") mit der komplementären Bit-Leitung D verbunden ist. Die Gates (124) von beiden FET (106) und (106") sind integral mit der Wortleitung (die natürlich schmäler als abgebildet sein kann) ausgebildet. Der Drain/Source-Bereich (118) des FET (106) ist mit der leitenden Schicht (136) der Zwischenverbindung der Zelle (100) verbunden, die ihrerseits mit der Gate-Elektrode (130) des vertikalen FET (108") der Zelle (100") verbunden ist. Auf ähnliche Weise ist der Source/Drain-Bereich (118) des lateralen FET (106"), der auch ein Source/Drain-Bereich für den vertikalen FET (108") ist, mit der leitfähigen Schicht (138) der Zwischenverbindung der Zelle (100") verbunden, die ihrerseits mit der Gate-Elektrode (130) des entsprechenden FET (108) der Zelle (100) verbunden ist. Die leitfähigen Schichten (136) der Zwischenverbindung beider Zellen (100) und (100") sind auch mit ihren jeweiligen Lastkomponenten (114) verbunden, deren andere Enden mit der gemeinsamen Vcc verbunden sind. Die anderen Source/Drain-Bereiche (102) der FET (108) beider Zellen (100) und (100") bestehen aus der gemeinsamen vergrabenen n&spplus; Schicht, die mit Vss verbunden ist.
  • In der Fig. 13 ist eine Zelle (144) mit mehreren Transistoren gezeigt, die ähnlich der in Fig. 10 dargestellten Zelle (100) ist, mit der Ausnahme, daß in diesem Fall die zentrale Lastkomponente (114) ein vertikaler FET (146) ist. Die meisten der Elemente der Zelle (144) sind zu denen der Zelle (100) ähnlich und es werden die gleichen Bezugszeichen verwendet. Diese Elemente werden der Kürze wegen nicht mehr erneut erörtert. Der zweite vertikale FET (146) hat einen unteren Source/Drain- Bereich (148) und einen oberen Source/Drain-Bereich (150), wobei beide Bereiche (148) und (150) n&spplus; dotiert sind, und durch den p-dotierten Kanal 152 getrennt sind. Die Elemente (148), (150) und (152) können aus jeglichem geeigneten Halbleitermaterial, wie polykristallinem Silizium, sein. Der Kanal (152) wird von einer dünnen dielektrischen Gate-Schicht (156) umgeben, die ihrerseits von der Gate-Elektrode (158) umgeben ist, die wieder aus n&spplus; dotiertem Polysilizium sein kann. Wie offensichtlich ist, ist die Gate-Elektrode (158) direkt mit der Unterseite des Source/Drain-Bereichs (148) verbunden. Weiter ist die Gate-Elektrode (158) nicht nur die Gate-Elektrode für den zweiten vertikalen FET (146), sondern auch die Gate- Elektrode für den ersten vertikalen FET (108).
  • Diese Unterschiede bei den Zwischenverbindungen der Schaltkreiselemente verhindern die Verwendung der Zellen (144) der Fig. 13 in der SRAM-Zellschaltung (56) mit sechs Transistoren der Fig. 3. Wenn stattdessen zwei Zellen (140) und (14") mit mehreren Transistoren miteinander verbunden werden, um den Schaltkreis einer SRAM-Zelle (160) zu bilden, sieht der Schaltkreis wie in der Fig. 14 gezeigt aus. Wieder ist der Betrieb und die Funktion dieses Schaltkreises im Stand der Technik bekannt, wogegen die Bauweise der Zellen (144) und (144") neu ist.
  • Ein grober schematischer Aufrißentwurf der SRAM-Zelle mit sechs Transistoren der Fig. 14, die die Zellen (144) und (144") mit mehreren Komponenten der Fig. 13 verwendet, ist in der Fig. 15 gezeigt. Wieder ist leicht verständlich, daß die Zellen nicht unter Ausnützung aller Vorteile in bezug auf die Ausnützung des Raumes ausgelegt sind. Trotzdem wird erwartet, daß die Fig. 15 den Leser beim Verstehen der Zellen der Fig. 13 unterstützt, und daher werden gemeinsame Bezugszeichen verwendet.
  • Daher schaffen die Grabenzellen mit einer Vielzahl von Komponenten gemäß der Erfindung neue Bauformen für integrierte Schaltkreisbauelemente, insbesondere für Speicherbauelemente, wie SRAMs. Diese Zellen benötigen ein Minimum eines lateralen Siliziumgebiets, da sie in das Substrat hinein ausgebildet sind. Die Softfehlerrate, die durch fehlerhaftes Lesen und Schreiben von falscher Information in die Zelle aufgrund von Alpha-Streuteilchen verursacht wird, wird minimiert, da diese Grabenzellenstrukturen Möglichkeiten zum Erhöhen der Kopplungskapazitäten von kritischen Zellknoten bereitstellen und deren Verbindungsgebiet verringern.

Claims (8)

1. Eine integrierte Schaltungszelle mit einem Graben (10, 60, 100, 144), die auf einem Substrat (12, 62, 104) gebildet ist, das einen Graben (18, 64, 112) mit wenigstens einer vertikalen Wand (17, 66, 110) und einem unteren Boden umfaßt, wobei die vertikale Wand (17, 66, 110) einen oberen Bereich hat, und wobei die Zelle (10, 60, 100, 144):
wenigstens einen Feldeffekttransistor (FET) (46, 70, 108) in der vertikalen Wand (17, 66, 110) umfaßt, wobei der FET (46, 70,108) zwei Source-/Drainbereiche (26, 30; 74, 76; 118, 102), von denen einer in der Nähe des oberen Bereichs der Wand (17, 66, 110) und einer in dem unteren Boden des Grabens (18, 64, 112) sich befindet; und
einen Gatebereich (22, 82, 130, 158) entlang der Wand (17, 66, 110) hat, gekennzeichnet durch ein zentrales aktives Lastbauelement (54, 90, 114, 146) in dem Graben, wobei das zentrale Lastbauelement (54, 90, 114, 146) obere und untere Kontakte hat, wobei der obere Kontakt des Lastbauelements (54, 990, 114, 146) elektrisch mit dem FET (46, 70, 108) in der vertikalen Wand (17, 66, 110) verbunden ist.
2. Die integrierte Schaltungszelle (10, 60, 100, 144) mit einem Graben gemäß Anspruch 1, wobei der Gatebereich (22, 82, 130, 158) und das zentrale Lastbauelement (54, 90, 114, 146) dotiertes polykristallines Silizium enthalten.
3. Die integrierte Schaltungszelle (10, 144) mit einem Graben gemäß Anspruch 1, wobei das aktive Lastbauelement (54, 146) einen zentralen vertikalen Bereich umfaßt mit einem oberen Source-/Drainbereich (42, 150), einem unteren Source-/Drainbereich (44, 148), einem Kanalbereich (40, 152) zwischen dem oberen und unteren Source-/Drainbereich, einem den Kanalbereich überdeckenden Gatedielektrikum (36, 156) und einer wenigstens teilweise das Gatedielektrikum (36, 156) abdeckenden und quer zum Gatedielektrikum (36, 156) von dem Kanalbereich (40, 152) aus orientierten Gateelektrode (134, 158), wobei der untere Source-/Drainbereich (44, 148) in Kontakt mit dem Source-/Drainbereich (30, 102") auf dem unteren Boden des Grabens (18, 112") ist.
4. Die integrierte Schaltungszelle (10, 60, 100, 144) mit einem Graben gemäß Anspruch 1, wobei der Source-/Drainbereich (30, 76, 102) auf dem unteren Boden des Grabens (10, 60, 100, 144) aus einem aus der aus einem dotierten Halbleiter mit einer vergrabenen Schicht oder einem dotierten Halbleiterwafer bestehenden Gruppe ausgewählten Halbleiterelement besteht.
5. Die integrierte Schaltungszelle (10, 60, 100, 144) mit einemy Graben gemäß Anspruch 1, wobei ein Kanal (48, 78, 126) zwischen dem Source-/Drainbereich (26, 74, 118) in der Nähe des oberen Bereichs der Wand und demjenigen (30, 76, 102) auf dem unteren Boden des Grabens (18, 64,112) vorhanden ist, eine dünne dielektrische Gateschicht (20, 80, 128) an der Grabenwand (17, 66, 110) vorhanden ist, und der Gatebereich (22, 82, 130, 158) auf der dünnen dielektrischen Gateschicht (20, 80, 128) vorhanden ist.
6. Die integrierte Schaltungszelle (100, 144) mit einem Graben gemäß Anspruch 1, wobei ein lateraler FFT (106) vorhanden ist, der einen Source-/Drainbereich (118) in der Nähe des oberen Bereichs der Grabenwand (110) hat.
7. Die integrierte Schaltungszelle (10, 60) mit einem Graben gemäß Anspruch 1, wobei der Graben (18, 64) wenigstens zwei vertiakle Wände (17, 19; 66, 68) hat, und ein FET (46, 50; 70, 72) an wenigstens zwei der vertikalen Wänden vorhanden ist.
8. Die integrierte Schaltungszelle (10, 60) mit einem Graben gemäß Anspruch 7, wobei:
jeder FET zwei Source-/Drainbereiche hat, von denen sich einer (26, 28; 74, 78) in der Nähe des oberen Bereichs der Wand und einer (30, 76) auf dem unteren Boden des Grabens (18, 46) befindet, wobei der Source-/Drainbereich (30, 76) auf dem unteren Boden des Grabens den beiden FETs gemeinsam ist; und
wobei der untere Kontakt des Lastbauelements (54, 90) in elektrischer Verbindung mit dem gemeinsamen Source-/Drainbereich (30, 76) auf dem unteren Boden des Grabens ist.
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07112067B2 (ja) * 1990-01-24 1995-11-29 株式会社東芝 半導体装置
US5021920A (en) * 1990-03-30 1991-06-04 Texas Instruments Incorporated Multilevel integrated circuit capacitor and method of fabrication
EP0468758B1 (de) * 1990-07-24 1997-03-26 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen isolierender Filme, Kapazitäten und Halbleiteranordnungen
US7335570B1 (en) 1990-07-24 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
US5464780A (en) * 1990-07-25 1995-11-07 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulated gate effect transistor in a substrate depression
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
JPH04297067A (ja) * 1991-03-13 1992-10-21 Mitsubishi Electric Corp 半導体装置
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
KR920022532A (ko) * 1991-05-13 1992-12-19 문정환 이중 수직 채널을 갖는 스태틱램 및 그 제조방법
KR970007589B1 (ko) * 1991-09-13 1997-05-10 니뽄 덴끼 가부시끼가이샤 정적 메모리 장치
JPH05206394A (ja) * 1992-01-24 1993-08-13 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
KR960010068B1 (ko) * 1992-09-03 1996-07-25 김주용 박막 트랜지스터 스태틱램(sram) 셀의 기생 다이오드 특성 개선 방법
US5285093A (en) * 1992-10-05 1994-02-08 Motorola, Inc. Semiconductor memory cell having a trench structure
US5324973A (en) * 1993-05-03 1994-06-28 Motorola Inc. Semiconductor SRAM with trench transistors
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
US5426324A (en) * 1994-08-11 1995-06-20 International Business Machines Corporation High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates
US5698893A (en) * 1995-01-03 1997-12-16 Motorola, Inc. Static-random-access memory cell with trench transistor and enhanced stability
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
JP3403877B2 (ja) * 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
US5804470A (en) * 1996-10-23 1998-09-08 Advanced Micro Devices, Inc. Method of making a selective epitaxial growth circuit load element
JPH10290007A (ja) * 1997-04-14 1998-10-27 Sharp Corp 半導体装置およびその製造方法
TW429620B (en) 1997-06-27 2001-04-11 Siemens Ag SRAM cell arrangement and method for its fabrication
US5886382A (en) * 1997-07-18 1999-03-23 Motorola, Inc. Trench transistor structure comprising at least two vertical transistors
KR100253321B1 (ko) 1997-09-23 2000-04-15 김영환 반도체 메모리 소자의 구조 및 제조방법
US6713345B1 (en) 1997-09-23 2004-03-30 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device having a trench and a gate electrode vertically formed on a wall of the trench
US6316807B1 (en) 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
EP0967654A1 (de) * 1998-06-26 1999-12-29 EM Microelectronic-Marin SA Nichtflüchtiges Halbleiterspeicherbauelement
US6368919B2 (en) * 1999-01-19 2002-04-09 Micron Technology, Inc. Method and composite for decreasing charge leakage
US6472767B1 (en) 1999-04-30 2002-10-29 Infineon Technologies Ag Static random access memory (SRAM)
US6265292B1 (en) * 1999-07-12 2001-07-24 Intel Corporation Method of fabrication of a novel flash integrated circuit
US6153902A (en) 1999-08-16 2000-11-28 International Business Machines Corporation Vertical DRAM cell with wordline self-aligned to storage trench
DE10016444C2 (de) * 2000-03-29 2002-01-24 Infineon Technologies Ag Integrierte dreidimensionale Graben-SRAM-Speicherzelle
AU2002230482A1 (en) * 2000-11-16 2002-05-27 Silicon Wireless Corporation Discrete and packaged power devices for radio frequency (rf) applications and methods of forming same
JP4236848B2 (ja) * 2001-03-28 2009-03-11 セイコーインスツル株式会社 半導体集積回路装置の製造方法
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US6555873B2 (en) * 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US7005338B2 (en) * 2002-09-19 2006-02-28 Promos Technologies Inc. Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate
US6759699B1 (en) * 2003-04-22 2004-07-06 Taiwan Semiconductor Manufacturing Company Storage element and SRAM cell structures using vertical FETS controlled by adjacent junction bias through shallow trench isolation
US6977412B2 (en) 2003-09-05 2005-12-20 Micron Technology, Inc. Trench corner effect bidirectional flash memory cell
KR100537096B1 (ko) * 2003-12-27 2005-12-16 동부아남반도체 주식회사 수직형 트랜지스터의 제조방법
KR100526891B1 (ko) * 2004-02-25 2005-11-09 삼성전자주식회사 반도체 소자에서의 버티컬 트랜지스터 구조 및 그에 따른형성방법
DE102004028679A1 (de) * 2004-06-14 2006-01-05 Infineon Technologies Ag Isolationsgrabenanordnung
DE102004052643B4 (de) 2004-10-29 2016-06-16 Infineon Technologies Ag Verfahren zur Herstellung eines lateralen Trenchtransistors
US7989881B2 (en) * 2005-02-08 2011-08-02 Nxp B.V. Semiconductor device structure with a tapered field plate and cylindrical drift region geometry
TWI269363B (en) * 2005-06-30 2006-12-21 Powerchip Semiconductor Corp Anti-punch-through semiconductor device and manufacturing method thereof
US7488664B2 (en) * 2005-08-10 2009-02-10 Micron Technology, Inc. Capacitor structure for two-transistor DRAM memory cell and method of forming same
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
US7859037B2 (en) * 2007-02-16 2010-12-28 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
US7557406B2 (en) 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US7919800B2 (en) * 2007-02-26 2011-04-05 Micron Technology, Inc. Capacitor-less memory cells and cell arrays
SG165252A1 (en) 2009-03-25 2010-10-28 Unisantis Electronics Jp Ltd Semiconductor device and production method therefor
JP5032532B2 (ja) * 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006378B2 (ja) 2009-08-11 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP2011066109A (ja) * 2009-09-16 2011-03-31 Unisantis Electronics Japan Ltd 半導体記憶装置
JP5006379B2 (ja) * 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8592921B2 (en) 2011-12-07 2013-11-26 International Business Machines Corporation Deep trench embedded gate transistor
EP3050078A4 (de) * 2013-09-25 2017-05-17 Intel Corporation Verfahren zur herstellung vertikaler grabenkondensatoren und damit hergestellte strukturen
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9425788B1 (en) 2015-03-18 2016-08-23 Infineon Technologies Austria Ag Current sensors and methods of improving accuracy thereof
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
CN109326595B (zh) * 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5768062A (en) * 1980-10-15 1982-04-26 Toshiba Corp Semiconductor integrated circuit device
JPS57178359A (en) * 1981-04-27 1982-11-02 Hitachi Ltd Semiconductor integrated circuit device
JPS583269A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 縦型ｍｏｓダイナミツクメモリ−セル
JPS587860A (ja) * 1981-07-06 1983-01-17 Hitachi Ltd 半導体記憶装置
JPS59107563A (ja) * 1982-12-13 1984-06-21 Hitachi Ltd スタテイツク型半導体メモリ装置
JPS60161659A (ja) * 1984-02-01 1985-08-23 Hitachi Ltd 半導体集積回路装置
JPS60239052A (ja) * 1984-05-14 1985-11-27 Hitachi Ltd 半導体集積回路装置
JPS6126261A (ja) * 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
JPS6135554A (ja) * 1984-07-28 1986-02-20 Nippon Telegr & Teleph Corp <Ntt> 読出し専用メモリ−およびその製造方法
US4651184A (en) * 1984-08-31 1987-03-17 Texas Instruments Incorporated Dram cell and array
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
US4673962A (en) * 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method
US4704705A (en) * 1985-07-19 1987-11-03 Texas Instruments Incorporated Two transistor DRAM cell and array
US4689871A (en) * 1985-09-24 1987-09-01 Texas Instruments Incorporated Method of forming vertically integrated current source
US4686552A (en) * 1986-05-20 1987-08-11 Motorola, Inc. Integrated circuit trench cell
US4794561A (en) * 1987-07-02 1988-12-27 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate

Also Published As

Publication number Publication date
EP0334927A4 (de) 1990-03-12
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JPH02501251A (ja) 1990-04-26
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DE3886378D1 (de) 1994-01-27
EP0334927B1 (de) 1993-12-15
EP0334927A1 (de) 1989-10-04

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