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Die
Erfindung betrifft die Fertigung von Halbleiterspeicherbauelementen
und insbesondere Verfahren zur Herstellung von Hochleitungs-Treiber-Metalloxidhalbleiter-Feldeffekttransistoren
(MOSFETs) mit Dual-Workfunction in einem eingebetteten dynamischen
Schreib-Lese-Speicherzellenfeld (EDRAM-Array).
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Dual-Workfunction-Bauelemente
werden in CMOS-Bauelementen zunehmend üblich, um eine erhöhte PMOS-Leistung
zu erzielen. Ein Transistor besteht aus einem Gate, einer Source
und einem Drain. In Dual-Workfunction-Bauelementen, wie sie üblicherweise
hergestellt werden, muß das
Polysilicium-Gate dann, wenn Source und Drain N+-dotiert sind,
ebenfalls n-dotiert sein. Falls umgekehrt Source und Drain P+-dotiert sind, ist das Polysilicium-Gate ebenfalls
p-dotiert.
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Da
die Größe der Bauelemente
schrumpft, können
sowohl mehr Bauelemente als auch Bauelemente unterschiedlichen Typs
auf demselben Substrat integriert sein, um elektronische Systeme
auf einem einzigen Substrat zu schaffen. Diese sogenannten On-Chip-Systeme
(SOC) erhöhen
die Leistung elektronischer Produkte weiter. Nun ist es möglich, sowohl
eine Hochgeschwindigkeitslogik als auch dynamische Schreib-Lese-Speicher
(DRAM) mit hoher Packungsdichte auf einem einzigen Substrat vorzusehen.
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Bei
den meisten DRAM-Schaltungen sind die Packungsdichten der Schaltungen
und die verringerten Kosten am wichtigs ten. Im Gegensatz dazu ist bei
Logikschaltungen die Geschwindigkeit am wichtigsten. Dual-Workfunction-Logikbauelemente
sind schneller als Single-Workfunction-Bauelemente, sie sind jedoch bei der
Herstellung komplexer. Im Gegensatz dazu sind Single-Workfunction-Bauelemente leichter
herzustellen und werden mit dicht gepackten Speicherzellenfeldern
bei herkömmlichen DRAMs
verwendet. Bis vor kurzem wurden die meisten DRAMs mit Single-Workfunction-Bauelementen hergestellt,
während
Logikprodukte wie etwa Mikroprozessoren mit Dual-Workfunction-Bauelementen hergestellt
wurden. Die Hinzufügung
von Dual-Workfunction-Bauelementen zu einem Prozeßablauf
erhöht
die Komplexität
und die relativen Kosten der Herstellung des SOC weiter. Beispielsweise
erfüllen Speicherschaltungen
erhöhte
Packungsdichteanforderungen durch die Verwendung selbstjustierender Kontakte
(sog. borderless Bitleitungskontakte), die in einem Prozeß beispielsweise
mit einer Gatebetriebsfunktion eines einzigen Typs, typischerweise
vom N+-Typ, einfach implementiert werden.
Ein PMOSFET des Typs mit vergrabenem Kanal wird für die Erzeugung
von DRAMs verwendet, weil er ermöglicht, im
gesamten Fertigungsprozeß einen
Single-Workfunction-Gateleiter,
N+, zu verwenden. Dadurch werden die Kosten
der Fertigung von DRAMs gesenkt, jedoch um den Preis der Erzeugung
eines PMOSFET mit geringerer Leistung. Andererseits erfordern Logikschaltungen
MOSFETs sowohl mit P+- als auch mit N+-Gates, um die erforderlichen Schaltgeschwindigkeiten
zu erzielen. Bauelemente mit P+- und N+-Gateleitern sind für EDRAM-Produkte höchst wünschenswert.
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EDRAM-Anwendungen
erfordern sowohl CMOS-Logikbauelemente höchster Leistung (CMOS = komplementärer Metalloxidhalbleiter)
als auch DRAM-Speicherzellenfelder mit hoher Dichte. Hochleistungs-CMOS-Logikbauelemente
erfordern niederohmige Gateleiter und Source/Drain-Diffusionen mittels
Salicidation (= Bildung selbstjustierender Silicide), die Prozesse
erfordern, die teuer und in DRAM-Prozesse
mit hoher Dichte nur schwer zu integrieren sind. Beispielsweise
machen salicidierte Gates und Source/Drain-Bereiche die Prozesse
für die
Bildung von Array-MOSFETs
sehr kompliziert, da die Array-MOSFETs Bitleitungskontakte benötigen, die
randlos an benachbarte Wortleitungsleiter angrenzen. Außerdem können salicidierte Übergänge im Speicherzellenfeld
einen erhöhten
Stromverlust der Speichervorrichtung zur Folge haben.
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Eine
DRAM-Schaltung enthält
gewöhnlich ein
Speicherzellenfeld aus Speicherzellen, die durch Zeilen und Spalten
miteinander verbunden sind, welche als Wortleitungen bzw. Bitleitungen
bekannt sind. Das Lesen von Daten aus Speicherzellen oder das Schreiben
von Daten in Speicherzellen wird durch Aktivieren ausgewählter Wortleitungen
und Bitleitungen erzielt. Typischerweise umfaßt eine DRAM-Speicherzelle einen
mit einem Kondensator verbundenen MOSFET. Der Kondensator enthält Gate-
und Diffusionsbereiche, die je nach Operation des Transistors entweder
als Drain- oder Source-Bereiche bezeichnet werden.
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Es
gibt verschiedene Typen von MOSFETs. Ein ebener MOSFET ist ein Transistor,
bei dem die Oberfläche
des Kanalbereichs im allgemeinen zu der Hauptoberfläche des
Substrats parallel ist. Ein vertikaler MOSFET ist ein Transistor,
bei dem die Oberfläche
des Kanalbereichs zu der Hauptoberfläche des Substrats im allgemeinen
senkrecht ist. Ein Graben-MOSFET ist ein Transistor, bei dem die
Oberfläche
des Kanalbereichs zu der Hauptoberfläche des Substrats nicht parallel
ist und der Kanalbereich in dem Substrat liegt. Für einen
Graben-MOSFET ist die Oberfläche
des Kanalbereichs gewöhnlich
zu der Hauptoberfläche
senkrecht, obwohl dies nicht zwingend ist.
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Graben-Kondensatoren
werden häufig
mit DRAM-Zellen verwendet. Ein Graben-Kondensator ist eine in einem
Siliciumsubstrat gebildete dreidimensionale Struktur. Er wird normalerweise
durch Ätzen
von Gräben
mit unterschiedlichen Abmessungen in das Siliciumsubstrat gebildet.
Die Gräben
besitzen gewöhnlich
N+-dotiertes Polysilicium als eine Platte des
Kondensators (Speicherknoten). Die andere Platte des Kondensators
wird gewöhnlich
durch Diffundieren von N+-Dotierstoffen
von einer Dotierungsquelle in einen Abschnitt des Substrats, der
den unteren Teil des Grabens umgibt, gebildet. Zwischen diesen Platten
ist eine dielektrische Lage angeordnet, um den Kondensator zu bilden.
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Es
besteht ein fortgesetzter Bedarf an effizienteren und kostengünstigeren
Techniken für
die Herstellung von On-Chip-Systemen.
Entsprechende Prozesse sind beispielsweise aus den Patenten
US 6.261.894 und
US 6.258.659 bekannt. Beide
offenbaren Techniken für
die Fertigung eingebetteter Speicherzellenfelder mit Logikunterstützungsbereichen. In
beiden Fällen
sind die Gates für
die Wortleitung in dem Speicherzellenfeld und die Gates für die Logikvorrichtung
getrennt ausgebildet. Das heißt,
daß auf dem
Substrat zwei getrennte Prozesse, ein Speicherbildungsprozeß und ein
Unterstützungsbildungsprozeß (Logikbildungsprozeß) getrennt
ausgeführt
werden. Während
das Speicherzellenfeld gebildet wird, ist die Unterstützung maskiert,
woraufhin das Speicherzellenfeld maskiert wird, um die Unterstützung zu
bilden. Falls einer oder mehrere Schritte in den getrennten Prozessen
kombiniert würden, würden die Gesamtkosten
und die Fertigungskomplexität
verringert. Diese komplexen Prozesse verwenden keine herkömmlichen
Techniken selbstjustierender Kontakte und umfassen mehr Schritte
für die
Fertigung von SOC-Bauelementen.
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Aus
der
US 6,235,574 B1 ist
ein Verfahren zum Herstellen von Speicherbauelementen mit einem
Speicherzellenbereich und einem Unterstützungsbereich bekannt, dem
die beiden nebeneinander liegenden Bereiche nebeneinander liegende Schichten
aus verschiedenen Materialien aufweisen. Anschließend wird
eine gemeinsame Maske aufgebracht, die zur Bildung von weiteren
Strukturen jeweils im Zellenfeldbereich und dem Unterstützungsbereich
genutzt wird.
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Der
Erfindung liegt daher die Aufgabe zugrunde, Prozesse für die Fertigung
von eingebetteten vertikalen DRAM-Zellen und Dual-Workfunction-Logikgattern
zu schaffen und insbesondere einen neuen Prozeß zur Fertigung von DRAMs mit
sehr hoher Dichte und unterstützenden
MOSFETs mit sehr hoher Leistung zu schaffen, bei dem die Unzulänglichkeiten
des Standes der Technik, die sich aus der Kombination bestimmter
Schritte in den DRAM- und Logikprozessen ergeben, beseitigt sind
und bei dem insbesondere die Gates der Wortleitungen in dem Speicherzellenfeld
und die Gates der CMOS-Logik gleichzeitig gebildet werden können.
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Diese
Aufgabe wird erfindungsgemäß gelöst durch
ein Verfahren nach Anspruch 1. Weiterbildungen der Erfindung sind
in den abhängigen
Ansprüchen
angegeben.
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Die
Erfindung schafft ein Verfahren zum Bilden von Wortleitungen in
einem Speicherzellenfeld-Bereich und von Dual-Workfunction-Logikgattern
in einem Unterstützungsbereich
auf einem Halbleitersubstrat unter Verwendung von Techniken selbstjustierender
Kontakte. Die Prozeßschritte
umfassen die Bildung vertikaler DRAM-Zellen in dem Speicherzellenfeld-Bereich
des Substrats in herkömmlicher
Weise. Jeder geeignete bekannte oder später erfundene DRAM-Prozeß ist ausreichend. Nach
der Bildung der Array-Bauelemente
bedeckt eine obere Oxidlage das Speicherzellenfeld, während den
Unterstützungsbereich
eine Gateoxid lage bedeckt. Anschließend wird das Substrat bearbeitet, um
die Gate-Schichten für
das Speicherzellenfeld und die Unterstützungsbauelemente zu schaffen.
In einer Ausführungsform
wird auf der Oberfläche
des Substrats eine Lage aus nicht dotiertem Polysilicium abgelagert
und von dem Speicherzellenfeld-Bereich entfernt. Anschließend wird
das Speicherzellenfeld-Gate-Material abgelagert und von dem Unterstützungsbereich
entfernt. Dann wird über
dem gesamten Substrat eine gemeinsame Gate-Maske gebildet, wobei
unter Verwendung der gemeinsamen Gate-Maske die Gates für das Speicherzellenfeld und
für die
Unterstützungsbereiche
aus den darunterliegenden Lagen geätzt werden. Die Erfindung verwendet
Techniken selbstjustierender Kontakte und erfordert keine salicidierten
Bitleitungen.
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In
einer Ausführungsform
wird der Unterstützungsbereich
mit nicht dotiertem Polysilicium und mit einer harten Maskierungslage
aus Siliciumdioxid bedeckt. Die harte Maskierungslage kann durch
thermische Oxidation abgelagert oder gebildet werden. Das Polysilicium
und die harte Oxidmaske werden über dem
Speicherzellenfeld-Bereich entfernt. Über dem Substrat wird Wortleitungsmaterial
abgelagert, außerdem
wird eine Lage aus Siliciumnitrid über dem Wortleitungsmaterial
abgelagert. Typische Wortleitungsmaterialien sind Wolfram-Silicid,
Titan-Disilicid oder Wolfram/Wolfram-Nitrid. Das Wortleitungsmaterial
und die Siliciumnitrid-Lage werden von dem Unterstützungsbereich
entfernt. Anschließend
wird ein weiches Maskenmaterial wie etwa ein Photoresist auf die
Nitrid- und Oxidlagen aufgebracht und mit einem Muster versehen,
um eine Gatemaske zu bilden. Abschnitte des Photoresists werden
entfernt, um das darunterliegende Siliciumnitrid und die darunterliegenden
Siliciumdioxidlagen freizulegen. Die freigelegten Abschnitte werden
einer oder mehreren Plasmaätzungen
unterworfen, die das darunterliegende Nitrid, Oxid und Polysilicium
und die darunterliegenden Wortleitungslagen entfernen, um die Gate-Strukturen
in dem Speicherzellenfeld und in den Unterstützungsbereichen zu bilden.
Es sind Ätzmaterialien
bekannt, die sowohl Siliciumnitrid als auch Siliciumdioxid entfernen.
Es gibt andere Ätzmaterialien,
die Polysilicium und W/WN entfernen, jedoch hinsichtlich Siliciumnitrid
oder Siliciumdioxid selektiv wirken. Die Gate-Ätzung endet an der oberen Oxidschicht
und an der Gate-Oxidschicht der Speicherzellenfelder bzw. der Unterstützungsbereiche.
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Die
Array-Bauelemente und die Unterstützungsbauelemente einer Betriebsfunktion
(z. B. N-Typ) werden maskiert, während
in Bauelementen mit einer anderen Betriebsfunktion (z. B. P-Typ)
Implantationen vorgenommen werden, um P+-Gate-Polysilicium
und P+-Source- und Drain-Bereiche zu bilden.
Dann wird der Prozeß über den
anderen Unterstützungsbauelementen
wiederholt, um die N+-Polysilicium-Gates und die N+-Sources und -Drains zu bilden. Über dem
Unterstützungsbereich
wird eine Seitenwandoxid-Abstandslage gebildet, außerdem werden Öffnungen
hergestellt, um die Source- und Drain-Bereiche zu definieren. Die
Seitenwandoxid-Abstandslage füllt
die Zwischenräume
zwischen den Wortleitungen. Die Sources und Drains des Unterstützungsbereichs
werden mit einem geeigneten Metall wie etwa Cobalt salicidiert,
um ihre spezifische elektrische Leitfähigkeit zu erhöhen. Die
Salicidierung beeinflußt
die Array-Bauelemente nicht. Das SOC wird in herkömmlicher
Weise durch Ablagern eines Zwischenebenen-Dielektrikums, durch Einebnen des Zwischenebenen-Dielektrikums, durch
Bilden von Durchgangslöchern
in dem Zwischenebenen-Dielektrikum für die Freilegung von Ober flächen von Kontaktbereichen
und durch Ablagern einer leitenden Lage, die die Durchgangslöcher füllt und
einen elektrischen Kontakt mit den in den Durchgangslöchern freigelegten
Kontaktoberflächen
herstellt, abgeschlossen.
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Weitere
Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der
folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnungen
Bezug nimmt; es zeigen:
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1-7 aufeinanderfolgende
Querschnitte eines Substrats, worin Dual-Workfunction-Gates in einem
Unterstützungsbereich
und vertikale DRAMs in einem Speicherzellenfeld-Bereich gebildet
werden; und
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8 einen
Teilschnitt eines ebenen DRAM mit einem Graben-Kondensator, der
gemäß dem Verfahren
der Erfindung hergestellt worden ist.
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Die
Erfindung schafft verschiedene Prozesse zum Bilden von selbstjustierenden
Bitleitungskontakten und von Dual-Workfunction-Unterstützungsbereichen mit hoher Leistung
zusammen mit herkömmlichen
DRAM-Speicherzellenfeldern. Es wird angemerkt, daß in den
Zeichnungen gleiche Bezugszeichen für die Bezeichnung gleicher
und entsprechender Elemente verwendet werden.
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Zunächst wird
auf die 1 bis 7 Bezug genommen,
die die verschiedenen Prozeßschritte veranschaulichen,
die gemäß einer
ersten Ausführungsform
der Erfindung verwendet werden. 1 zeigt
eine anfängliche
Speicherstruktur 10, die in der Erfindung verwendet werden
kann. Genauer umfaßt die
anfängliche
Vorrichtungsstruktur, die in 1 gezeigt
ist, einen Speicherzellenfeld-Bereich 12 und einen Unterstützungsbereich 14.
Obwohl in den Zeichnungen jeweils nur ein Bereich dargestellt ist,
kann die Struktur der integrierten Schaltung jede beliebige Anzahl
von Speicherzellenfeld-Bereichen und Unterstützungsbereichen umfassen. Wie
gezeigt ist, ist der Speicherzellenfeld-Bereich 12 von
dem Unterstützungsbereich 14 durch
einen schmalen Isolationsbereich (STI) 16 getrennt. Erfindungsgemäß enthält der Isolationsbereich 16 einen
gestuften Oberflächenbereich,
der während
der Fertigung des Isolationsbereichs ausgebildet wird. Obwohl die
Zeichnungen den Isolationsbereich als schmalen Grabenisolationsbereich
zeigen, ist die Erfindung nicht auf solche STI-Bereiche eingeschränkt. Statt
dessen können auch
andere Mittel für
die elektrische Trennung des Speicherzellenfeld-Bereichs vom Unterstützungsbereich
wie etwa LOCOS (Local Oxidation of Silicon) in Betracht gezogen
werden.
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Der
Speicherzellenfeld-Bereich in 1 enthält mehrere
vertikale DRAMs 20, wovon in der Zeichnung zwei gezeigt
sind, die in das Substrat 18 eingebettet sind. Das Substratmaterial
ist Silicium, es kann jedoch irgendein anderes Halbleitermaterial einschließlich Ge,
SiGe, GaAs, InAs oder andere, ähnliche
Halbleiter umfassen, ohne darauf eingeschränkt zu sein. Schichthalbleiter
wie etwa Si/SiGe sowie Silicium-auf-Isolator (SOI) können ebenfalls
in Betracht gezogen werden. Das Substrat in dem Speicherzellenfeld-Bereich
kann außerdem
einen Wannenbereich aufweisen, der unter Verwendung herkömmlicher
Ionenimplantationstechniken gebildet wird. Um der Klarheit willen
ist der Speicherzellenfeld-Wannenbereich in den Zeichnungen nicht
dargestellt.
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Der
Speicherzellenfeld-Bereich 12 enthält außerdem einen Bitleitungsdiffusionsbereich 22,
der im Halbleitersubstrat 18 zwischen zwei benachbarten vertikalen
DRAMs ausgebildet ist. Auf der Oberseite der Bitleitungsdiffusion 22 sowie
auf anderen freiliegenden Oberflächen
des Halbleitersubstrats befindet sich eine Oxidlage 24,
die im folgenden als oberes Speicherzellenfeldoxid oder abgekürzt ATO
(array top oxide) bezeichnet wird. Die ATO-Lage 24 ist wie gezeigt auf
dem oberen Abschnitt des Halbleitersubstrats ausgebildet, in dem
keine DRAMs vorhanden sind.
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Jeder
DRAM enthält
einen Gate-Leiter
30, der im oberen Abschnitt eines tiefen
Grabens ausgebildet ist, und einen tiefen Graben mit hochdotiertem Polysilicium
32,
das im unteren Abschnitt des tiefen Grabens gebildet ist. Den Gate-Leiter
und den tiefen Graben mit hochdotiertem Polysilicium trennt eine obere
Grabenoxidlage
34. Jeder DRAM enthält einen isolierenden Kranzbereich
36 und
einen vergrabenen ausdiffundierten Gurtbereich
38, siehe
8.
Bei dieser Konfiguration enthält
der Zugriffstransistor die Bitleitungsdiffusion
22, eine
Gate-Isolierlage
34,
ein Gate
30 aus dotiertem Polysilicium und den Gurt-Diffusionsbereich
38.
Die Oxidlage
34 trennt den Zugriffstransistor von dem Speicherkondensator.
Eine Lage aus Siliciumnitrid (nicht gezeigt) kleidet die Seitenwände und
den Boden der Gräben
unter dem Kranzoxid
36 aus. Die Nitridlage ist das Kondensator-Dielektrikum
und trennt die Füllung
32 aus
dotiertem Polysilicium vom Substrat
18. Die Füllung
32 bildet
eine der Platten des Speicherkondensators, während das Substrat die andere
Platte bildet. Die Erfindung ist nicht auf die genaue Speicherstruktur,
die in
1 gezeigt ist, eingeschränkt. Das heißt, daß die DRAM-Zellen
außerdem
eine vergrabene äußere Gegenelektrode
um den Graben oder eine in dem Graben gebildete Gegenelektrode und
ein auf der Gegenelektrode gebildetes Knotendielektrikum umfassen
können.
Das Polysilicium im tiefen Graben ist auf dem Knotendielektrikum
gebildet. Andere Speicherstrukturen die die obigen Basiselemente
enthalten, jedoch eine andere Konfiguration besitzen, werden hier
ebenfalls in Betracht gezogen, einschließlich jener, die in den Patenten
US 6.261.894 und
US 6.258.659 beschrieben
sind, ohne jedoch darauf eingeschränkt zu sein. Die Offenbarungen
dieser Patente sind hiermit durch Literaturhinweis eingefügt.
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Die
Speicherstruktur, die in den 1, 7 und 8 gezeigt
ist, wird unter Verwendung herkömmlicher
Verarbeitungstechniken, die dem Fachmann wohlbekannt sind, gefertigt.
Die vertikalen DRAM-Zellen enthalten einen vertikalen Transistor und
einen Kondensator 32. Der Transistor besitzt einen doppelseitigen
Gurt 38, wovon ein Ende mit dem Kondensator 32 verbunden
ist. Der Fachmann versteht, daß der
Transistor auch einen einwandigen Gurt verwenden könnte. Die
resultierende Vorrichtung besitzt einen selbstjustierenden (randlosen)
Bitleitungskontakt 70. Der Wortleitungskontakt 72 verläuft durch
die Siliciumnitrid-Kappe 56,
um mit der Wolframlage auf der Oberseite des Transistors 54 in Kontakt
zu gelangen. Da die Verarbeitungsschritte zum Bilden der vertikalen
und ebenen Transistoren wohlbekannt sind, wird an dieser Stelle
keine genaue Beschreibung hiervon gegeben. Die 1 bis 7 veranschaulichen
die Speicherstruktur, nachdem in den Unterstützungs- und Speicherzellenfeld-Bereichen
verschiedene Lagen ausgebildet worden sind. Genauer umfaßt die Speicherstruktur
von 2 eine Isolierlage 46 für ein Unterstützungsvorrichtungs-Gate
und eine nicht do tierte Polysiliciumlage 42 auf der Oberseite
der Gate-Oxidschicht 46.
Die Struktur von 2 enthält außerdem eine harte Maskenschicht 44,
die auf der Oberseite der gesamten Struktur sowohl in den Speicherzellenfeld-
als auch in den Unterstützungsbereichen
ausgebildet ist. Es ist möglich,
eine Kombination aus Dielektrika für die Lage 44 vorzusehen,
um die weitere Verarbeitung zu vereinfachen. Beispielsweise kann
das Dielektrikum 44 eine Lage aus Tetraethylorthosilicat
(TEOS) sein, auf der eine Kappe aus SiN vorgesehen ist. Dann wird
eine (nicht gezeigte) Photoresist-Lage abgelagert und mit Muster
versehen, um den Unterstützungsbereich 14 zu
schützen
und um die harte Maske und das Polysilicium von dem Speicherzellenfeld 12 zu
entfernen, um die Struktur von 3 zu schaffen.
Der Photoresist wird mit Streifen versehen, woraufhin durch Abscheidung
aus der Dampfphase, Zerstäubung
oder andere geeignete Mittel eine Lage aus Wortleitungsmaterial
abgelagert wird, das ein Metall, insbesondere Wolfram oder eine
Legierung wie etwa Wolfram/Wolfram-Nitrid, Wolfram-Silicid oder
Titan-Disilicid sein kann. Die Metallage 54 wird mit einer
Lage aus Siliciumnitrid 56 bedeckt. Eine weitere Photoresist-Lage
wird abgelagert und mit Muster versehen, um das Speicherzellenfeld 12 zu
schützen, wobei
die W/WN- und Nitrid-Lagen
von dem Unterstützungsbereich 14 entfernt
werden. Die Lage wird geeignet behandelt, um über dem gesamten Substrat eine
ebene Oberfläche
zu schaffen.
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Eine
weitere Photoresist-Lage 8 wird abgelagert und mit Muster
versehen, um Öffnungen
zu schaffen, die die Gates des Unterstützungsbereichs 14 und
die Wortleitungen des Speicherzellenfeldes 12 definieren,
siehe 3. Die mit Muster versehene Oberfläche wird
anschließend
trocken- oder plasmageätzt, um
das freigelegte Siliciumnitrid und die harte Maske zu entfernen.
Es gibt zahlreiche Ätzmaterialien,
die sowohl Nitrid als auch Oxid gleichzeitig entfernen. Die Oberfläche wird
weiterhin mit einer Metallätzung
geätzt,
um das freigelegte Metall und das Polysilicium zu entfernen. Die
letztere Ätzoperation
endet an dem oberen Oxid 24 und an dem Gateoxid 46.
Die einzelne Maske wird als solche dazu verwendet, die endgültigen Strukturen
für die
Wortleitungen und die Unterstützungsbereich-Gates
mit Mustern zu versehen.
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Der
Photoresist wird mit Streifen versehen, ferner wird eine Lage aus
Siliciumnitrid abgelagert und geätzt,
um auf den Seiten der Gate-Strukturen in dem Speicherzellenfeld
und im Unterstützungsbereich
Siliciumnitrid-Seitenwandabstandshalter (SiN-Seitenwandabstandshalter) 58 zu
schaffen. Die Nitridlage wird von den seitlichen Oberflächen entfernt,
um die Source- und Drain-Implantationsbereiche
im Unterstützungsbereich
freizulegen. Dann werden geringe Implantationen mit N- und P-Dotierstoffen vorgenommen,
um schwachdotierte Source- und Drain-Bereiche zu bilden, siehe 4.
Geeignete Photoresist-Lagen 6, 6' werden abgelagert und mit Muster
versehen, um Masken für
die Implantationen zu bilden. Anschließend werden die Resist-Lagen 6, 6' entfernt und
wird eine Seitenwandoxid-Lage 58 abgelagert. Da die Wortleitungen
näher beieinanderliegen
als die Unterstützungsbereich-Gates,
werden die Zwischenräume
zwischen den Wortleitungen mit der Seitenwand-Lage gefüllt. Die
Lage 58 wird in einer im technischen Gebiet wohlbekannten
Weise geeignet mit Muster versehen, um auf den Unterstützungsbauelementen
Seitenwandabstandshalter zu schaffen. Wie in 5 gezeigt
ist, wird das Substrat zuerst mit dem mit Muster versehenen Photoresist
maskiert, um eines der Betriebsfunktion-Gates zu bilden. Die freigelegten Unterstützungsbauelemente
werden mit einem ersten Ionenimplantat wie etwa Bor stark dotiert,
um P+-dotierte Gates, Sources und Drains
in den ersten Betriebsfunktion-Bauelementen
zu bilden. Der Photoresist wird mit Streifen versehen, außerdem wird
eine weitere Resistlage abgelagert und mit Muster versehen, um Bereiche
der N-Bauelemente zu öffnen. In
jene Bereiche wird Arsen oder Phosphor implantiert, um die anderen
Betriebsfunktion-Bauelemente
zu bilden. Bei der restlichen Fertigung handelt es sich um eine
herkömmliche
Fertigung. Die Oberseiten der Gates, Sources und Drains werden mit
einer Lage aus Cobalt bedeckt, das reagiert, um Silicidkontaktlagen
zu bilden, siehe 7. Anschließend wird ein Zwischenebenen-Dielektrikum 82 (BSPG) abgelagert
und mit Muster versehen, um die Oberflächen-, Gate- und Wortleitungs-Kontaktbereiche
zu öffnen.
Eine geeignete Metallage wird abgelagert und mit Muster versehen,
um auf den freigelegten Oberflächen-,
Gate- und Wortleitungs-Kontaktbereichen elektrische
Kontakte auszubilden.
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Erfindungsgemäß kann auch
eine ebene DRAM-Zelle hergestellt werden, siehe 8.
Diese Struktur wurde unter Verwendung der Schritte des Ablagerns
eines Gate-Oxids, des Ablagerns von intrinsischem (nicht dotiertem)
Polysilicium und des Aufbringens einer harten Oxidmaske gebildet.
Die harte Maske wird von dem Speicherzellenfeld entfernt und in
die DRAM-Transistoren wird Phosphor implantiert. Dann werden weitere
Lagen aus W oder WSi und SiN abgelagert. Diese Lagen werden maskiert
und von dem Unterstützungsbereichs-Array
entfernt. Wie oben beschrieben worden ist, werden die Gates des
Speicherzellenfeldes und des Unterstützungstransistors unter Verwendung
einer gemeinsamen Ätzung
geätzt,
um die Muster der Wortleitungen in dem Speicherzellenfeld und der
Logikgatter im Unterstützungsbereich
zu bilden. Sobald die Gates gebildet sind, werden die Dual-Workfunction-Bauelemente
in dem Unterstützungsbereich
durch die Schritte, die oben für
die Grabentransistor-Ausführungsform
beschrieben worden sind, hergestellt. Anschließend werden herkömmliche
Prozeßschritte ausgeführt, um
die integrierte Schaltung fertigzustellen.
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Für den Fachmann
ist deutlich, daß weitere Änderungen,
Abwandlungen, Hinzufügungen
und Weglassungen an den obenbeschriebenen Bauelementen und Prozessen
vorgenommen werden können,
ohne vom Erfindungsgedanken und vom Umfang der Erfindung wie in
den Ansprüchen
angegeben abzuweichen. Beispielsweise kann die Reihenfolge der Schritte
des Bildens der Speicherzellenfeld-Gates und der Wortleitungslagen
geändert
werden. Ebenso können
die N-Bauelemente
vor der Herstellung der P-Bauelemente gebildet werden. Schließlich ist
die besondere Struktur des Speicherzellenfeld-DRAM 20 nicht
kritisch, vielmehr können andere
vertikale DRAM-Strukturen die obenbeschriebene Struktur ersetzen.