DE69226405T2

DE69226405T2 - Geschichtete CMOS SRAM Zelle mit polysilizium-Lasttransistoren

Info

Publication number: DE69226405T2
Application number: DE69226405T
Authority: DE
Inventors: Ravishankar Garland Texas 75040 Sundaresan
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1991-06-03
Filing date: 1992-05-18
Publication date: 1998-12-10
Anticipated expiration: 2012-05-19
Also published as: EP0523830A1; DE69226405D1; JPH05167041A; EP0523830B1; US5298782A

Description

Diese Erfindung liegt in dem Feld integrierter Schaltungen und ist insbesondere auf statische Speicherzellen mit wahlfreiem Zugriff gerichtet.
Integrierte Schaltungen mit statischen Speichern mit wahlfreiem Zugriff (SRAM) stellen einen populären Typ von Computerspeicherbauelementen dar und wurden in den letzten Jahren mit dem Auftreten der hochschnellen und hochdichten komplementären Metalloxidhalbleiter-(CMOS)-Technologie sogar noch populärer. Herkömmliche SRAM- Speicherzellen werden herkömmlich als ein Latch mit kreuzgekoppelten Invertem konfiguriert, wobei jeder Inverter üblicherweise einen N-Kanal-Treibertransistor mit entweder einer resistiven oder einer aktiven Last aufweist. Die SRAM-Zellen, die Widerstandslasten verwenden, werden üblicherweise als 4-T,2-R-Zellen bezeichnet (entsprechend vier Transistoren und zwei Widerständen bzw. Resistoren in jeder Zelle einschließlich der Bitleitungsübertragungsbauelemente). Es ist gut bekannt, daß die Standby-Leistung bzw. Bereitschaftsleistung der SRAM-Zellen mit zunehmendem Lastwiderstand abnimmt, da der Gleichstrom, der durch den Inverter gezogen wird, dessen N-Kanal-Pull-Down-Transistor ein ist, von diesem Widerstand abhängen wird. Es ist gut bekannt, daß die Verwendung eines P-Kanal-Transistors als eine aktive Last in einer CMOS-SRAM-Zelle für extrem niedrigen Bereitschaftsstrom sorgen kann, da der P-Kanal-Transistor in einem CMOS-Inverter ausgeschaltet ist (und somit extrem resistiv ist), wenn das N-Kanal-Bauelement ein ist. Dementsprechend kann dort, wo eine CMOS-Technologie verfügbar ist, die Verwendung eines P-Kanal-MOS-Transistors als Last für extrem niedrige Bereitschartsströme sorgen. Die SRAM-Zellen, die P-Kanal- Lastbauelemente verwenden, werden herkömmlicherweise als Sechs-Transistor- oder 6- T-Zellen bezeichnet.
Jedoch werden viele CMOS-SRAMs so hergestellt, daß sie Widerstände als Lastbauelemente haben, obwohl die P-Kanal-Transistoren anderswo in der Schaltung verfügbar sind. Dies liegt in erster Linie an der zusätzlichen Chipfläche, die benötigt wird, um sowohl N-Kanal- als auch P-Kanal-Transistoren in jede Speicherzelle einzubeziehen. Die Ausbildung sowohl eines N-Kanal- als auch eines P-Kanal-Transistors in dem Einkristall-Halbleiter (Substrat oder Epitaxialschicht) erfordert nicht nur aktive Bereiche sowohl vom N-Typ als auch vom P-Typ, sondern ebenso das Vorsehen von Isolierbereichen dazwischen. Die Isolation ist besonders kritisch bezüglich SRAM-Zellen, und zwar aufgrund der strengen Bereitschaftsstromspezifikationen (die ein Verbindungsleck intolerabel machen), und aufgrund des Erfordernisses, Latchup-Bedingungen zu vermeiden. Infolgedessen benötigt man eine größere Chipfläche für die Implementierung einer 6-T-CMOS-SRAM-Zelle, die sowohl Typen von aktiven Bereichen als auch die Isolation dazwischen für jede Speicherzellen enthält, und zwar relativ zu der Chipfläche, die für eine 4-T,2-R-SRAM-Zelle benötigt wird. Dies hat viele Hersteller veranlaßt, Widerstandslasten in den Speicherzellen ihrer CMOS-SRAMs zu implementieren.
Die ftühere Arbeit wurde darauf gerichtet, die Fläche zu reduzieren, die für CMOS- Inverter oder CMOS-Halb-Latcheinrichtungen, wie sie in SRAM-Zellen nützlich sind, mittels Dünnfilrntransistoren zu reduzieren. Sogenannte "gestapelte" bzw. "stacked" CMOS-Inverter, die einen N-Kanal-Transistor in einem Einkrlstall-Silizium und einen P-Kanal-Transistor in einer Polysiliziumschicht (oder rekristallisiertem Polysilizium) darüber mit einer gemeinsamen Gateelektrode dazwischen enthalten, werden in dem US- Patent Nr.4,502,202 und dem US-Patent Nr.4,814,850 und in Malhi et al. "A VLSI Suitable 2-um Stacked CMOS Process", Device Research Conference, Paper VB. 1 (IEEE, 1984), beschrieben. Zusätzlich beschreibt Malhi et al. "Characteristics and Three-Dirnensional Integration of MOSFET's in Small-Grain LPCVD Polycrystalline Silicon", IEEE Transactions on Electron Devices, Band ED-32, Nr.2 (Feb. 1985), Seiten 258-281, insbesondere bei den Seiten 273 bis 277 eine Implementation einer 6-T- SRAM-Zelle, die gestapelte bzw. "stacked" CMOS-Inverter enthält.
Einen weiteren Stand der Technik stellt US-Patent Nr.4,777,147 dar, das einen CMOS- Inverter offenbart, der einen seibstausgerichteten Polysilizium-N-Kanal-Treibertransistor enthält, der in einem Einkristallsubstrat ausgebildet ist. Eine Polysiliziumschicht (die zu einem Einkristall bei Stellen, die über dem Substrat liegen, geglüht bzw. getempert ist) ist elektrisch an den Drain des N-Kanal-Transistors angeschlossen und erstreckt sich über ein Isolationsoxid, wobei Source- und Drainbereiche, die dort hinein in einer selbstausrichtenden Art und Weise auf jeder Seite einer darüberliegenden Gateelektrode dotiert sind, um so einen Dünnfilmtransistor über das Isolationsoxid auszubilden, das an den N-Kanal-Treibertransistor angeschlossen ist.
Was noch einen weiteren Stand der Technik angeht, so offenbart das US-Patent Nr. 4,890,148 eine SRAM-Zelle, die getorte bzw. gated Dünnfilmtransistoren als Lastbauelemente verwendet. Entsprechend dieser offenbarten SRAM-Zelle werden Polysiliziumwiderstände bereitgestellt, die von Polysilizium/Silizid-Gateelektroden durch eine relativ dünne Isolierschicht getrennt sind; die Polysiliziumwiderstände sind ebenfalls an einem Ende mit einem Dotiermittel vom N-Typ dotiert. Die Konfiguration der SRAM- Zelle ist derartig, daß das Gate eines der N-Kanal-Treibertransistoren als das Gate des gegenüberliegenden Lastbauelements dient, so daß eine hohe Spannung daran einschalten wird (d.h. eine Leitung verursachen wird), und zwar durch einen N-Kanal- Treibertransistor und durch den gegenüberliegenden getorten bzw. "gated" Widerstand.
Es ist ein Ziel dieser Erfindung, einen Sechs-Transistor-CMOS-SRAM-Zelle bereitzustellen, die eine geringe Menge an Chipfläche benötigt.
Es ist ein weiteres Ziel dieser Erfindung, eine derartige SRAM-Zelle bereitzustellen, die Dünnfilmtransistoren verwendet.
Es ist ein weiteres Ziel dieser Erfindung, eine derartige SRAM-Zelle bereitzustellen, die komplementäre Polysiliziumlastbauelemente für jedes Ralb-Latch verwendet.
Die europäische Patentanmeldungs-Veröffentlichung Nr.0392540 offenbart in ihren Fig. 3A und 3B ein weiteres Beispiel eines "gestapelten" bzw. "stacked" Bauelements, das einen N-Kanal-Transistor in Silizium und einen P-Kanal-Transistor in einer Halbleiterschicht darüber enthält, wobei dazwischen eine gemeinsame Gateelektrode liegt.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine komplementäre Metalloxid- Halbleiterspeicherzelle bereitgestellt, die bei einer Halbleiteroberfläche eines Körpers ausgebildet ist und die folgendes aufweist: erste und zweite Treibertransistoren, wobei jeder einen Source- und Drainbereich aufweist, die in der Halbleiteroberfläche ausgebildet sind, und wobei jeder eine Gateelektrode hat, die über der Halbleiteroberfläche liegt, wobei der erste und der zweite Treibertransistor von einem ersten Leitfähigkeitstyp ist, eine erste Zwischenschichtelektrode in physischem Kontakt mit dem Drain des zweiten Treibertransistors und mit der Gateelektrode des ersten Treibertransistors, wobei die erste Zwischenschichtelektrode einen Abschnitt aufweist, der über einem Abschnitt des ersten Treibertransistors liegt, eine zweite Zwischenschichtelektrode in physischem Kontakt mit dem Drain des ersten Treibertransistors und mit der Gateelektrode des zweiten Treibertransistors, wobei die zweite Zwischenschichtelektrode einen Abschnitt aufweist, der über einem Abschnitt des zweiten Treibertransistors liegt, eine Gate-Dielektrikschicht, die über Abschitten der ersten und der zweiten Zwischenschichtelektrode liegt, einen ersten Lasttransistor eines zweiten Leitfähigkeitstyps, der aus einer Schicht ausgebildet ist, die Polysilizium aufweist und der über dem Abschnitt der ersten Zwischenschichtelektrode angeordnet ist, die über einem Abschnitt des ersten Treibertransistors liegt, wobei die Gate-Dielektrikschicht dazwischen ist, und einen zweiten Lasttransistor vom zweiten Leitfähigkeitstyp, der aus einer Schicht ausgebildet ist, die Polysilizium aufweist und über dem Abschnitt der zweiten Zwischenschichtelektrode angeordnet ist, die über einem Abschnitt des zweiten Treibertransistors liegt, wobei die Gate-Dielektrikschicht dazwischen ist.
Gemäß einem anderen Aspekt der vorliegenden Erfindung wird eine derartige Speicherzelle bereitgestellt, bei welcher der erste und der zweite Lasttransistor jeweils einen dotierten Source- und Drainbereich und einen Kanalbereich aufweisen, der zwischen dem Source- und Drainbereich angeordnet ist und eine Störstellenkonzentration hat, die geringer ist als der dotierte Source- und Drainbereich, wobei der Kanalbereich des ersten Lasttransistors über dem Abschnitt der ersten Zwischenschichtelektrode mit der dazwischenliegenden Gate-Dielektrikschicht angeordnet ist und wobei der Kanalbereich des zweiten Lasttransistors uber einem Abschnitt der zweiten Zwischenschichtelektrode mit der dazwischenliegenden Gate-Dielektrikschicht angeordnet ist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren der Herstellung von CMOS-Speicherzellen bei einer Halbleiterobeffläche eines Körpers bereitgestellt, das die folgenden Schritte umfaßt: ein erster und zweiter Sourcebereich und ein erster und zweiter Drainbereich werden ausgebildet, wobei jeder mit Störstellen eines ersten Leitfähigkeitstyps dotiert ist, und zwar in ausgewählten Stellen der Oberflächen, wobei der erste Sourcebereich von dem ersten Drainbereich um einen ersten Kanalbereich getrennt ist und der zweite Sourcebereich von dem zweiten Drainbereich um einen zweiten Kanalbereich getrennt ist, eine erste Gateelektrode wird über dem ersten Kanalbereich ausgebildet und eine zweite Gateelektrode wird über dem zweiten Kanalbereich ausgebildet, eine erste Dielektrikschicht wird über der ersten und zweiten Gateelektrode ausgebildet, wobei die erste Dielektrikschicht Kontaktöffnungen dort hindurch bei ausgewählten Stellen hat, um einen ausgewählten Abschnitt sowohl der ersten als auch der zweiten Gateelektrode freizulegen und um einen ausgewählten Abschnitt sowohl des ersten als auch des zweiten Drainbereichs freizulegen, ein erster und ein zweiter Abschnitt einer leitenden Zwischenschicht wird jiber der ersten dielektrischen Schicht ausgebildet, wobei sich der erste Abschnitt der Zwischenschicht in physischem Kontakt mit den freigelegten Abschnitten der ersten Gateelektrode und des zweiten Drainbereichs befmdet und der zweite Abschnitt der Zwischenschicht sich in physischem Kontakt mit den freigelegten Abschnitten der zweiten Gateelektrode und des ersten Drainbereichs befmdet, eine zweite dielektrische Schicht wird über dem ersten und zweiten Zwischenschichtabschnitt ausgebildet, wobei die zweite dielektrische Schicht Kontaktöffnungen dort hindurch hat, um Abschnitte des ersten und des zweiten Zwischenschichtabschnittes freizulegen, eine aktive Schicht, die Polysilizium umfaßt, wird über der zweiten dielektrischen Schicht ausgebildet, wobei die aktive Schicht einen ersten Abschnitt in physischem Kontakt mit dem ersten Zwischenschichtabschnitt über eine der Kontaktöffnungen durch die zweite dielektrische Schicht hat und einen zweiten Abschnitt in physischem Kontakt mit dem Zwischenschichtabschnitt über eine der Kontaktöffnungen durch die zweite dielektrische Schicht und Dotierquelle und Drainbereiche des ersten und des zweiten aktiven Schichtabsclmitts mit Störstellen eines zweiten Leitfähigkeitstyps hat, wobei der Source- und Drainbereich des ersten und des zweiten aktiven Schichtabschnittes jeweils von einem Kanalbereich darin getrennt ist, wobei der Kanalbereich des ersten aktiven Schichtabschnitts über dem zweiten Zwischenschichtabschnitt liegt und davon durch die zweite dielektrische Schicht getrennt ist und der Drainbereich der ersten aktiven Schicht den Abschnitt enthält, der in Kontakt mit dem zweiten Zwischenschichtabschnitt ist, und der Kanalbereich des zweiten aktiven Schichtabschnittes über dem ersten Zwischenschichtabschnitt liegt und davon durch die zweite dielektrische Schicht getrennt ist und der Drainbereich des zweiten aktiven Schichtabschnittes den Abschnitt in Kontakt mit dem ersten Zwischenschichtabschnitt enthält.
Andere Ziele und Vorteile werden für gewöhnliche Fachleute klar werden, die Zugriff auf die folgende Beschreibung zusammen mit den Zeichnungen haben.
Die Erfindung kann in eine CMOS-SRAM-Speicherzelle vom Sechs-Transistortyp inkorporiert werden, der nur die N-Kanal-Treibertransistoren in großer Menge bereitstellt. Die P-Kanal-Lastbauelemente werden in einem dünnen Polysiliziurnfilm ausgebildet, der über einer leitenden Zwischenschicht liegt. Diese leitende Schicht kontaktiert den Drain eines N-Kanal-Treibertransistors und das Gate des anderen N-Kanal-Treibertransistors. Ein Abschnitt dieser Zwischen-Polysiliziumschicht dient ebenso als das Gate des darüberliegenden P-Kanal-Akkmulationsmodus-Transistors und ebenso als die Kreuzkopplungsverbindung.
Einige Ausführungsformen der Erfindung werden nun beispielhaft und mit Bezugnahme auf die beigefügten Zeichnungen beschrieben, für die gilt:
Fig. 1 ist ein elektrisches Diagramm in schematischer Form einer Sechs-Transistor-CMOS-SRAM-Zelle.
Fig. 2a bis 2d sind Querschnittsansichten der Speicherzelle gemäß der bevorzugten Ausführungsform der Erfmdung bei verschiedenen Stufen ihrer Herstellung.
Fig. 3a bis 3e sind Draufsichten der Speicherzelle gemäß der bevorzugten Ausführungsform der Erfindung bei verschiedenen Stufen ihrer Herstellung.
Fig. 4 ist eine Querschnittsansicht der Struktur der Fig. 3d, und zwar genommen in der Richtung senkrecht zu der Fig. 2d.
Fig. 1 zeigt in elektrisch schematischer Form eine herkömmliche Sechs-Transistors- CMOS-SRAM-Zelle 1, wie sie gemäß der bevorzugten Ausfrhrungsform der vorliegenden Erfindung aufgebaut sein wird. Die Zelle 1 beinhaltet zwei Durchlaß-Gate-Transistsoren 7 und 7_, deren Source-/Drainpfade in Reihe zwischen Zellenknoten CN und CN_ auf der einen Seite und Bitleitungen BL und BL_ auf der anderen Seite jeweilig geschaltet sind. Jeder der Transistoren 7 und 7 wird durch die Wortleitung WL getort bzw. durchgeschaltet, die in herkömmlicher Weise nach Auswahl ihrer zugeordneten Reihe bzw. Zeile der Speicherzellen erregt wird, um die Zellenknoten CN und CN_ einer jeden Speicherzelle 1 in ihrer Zeile mit den entsprechenden Bitleitungen BL und BL_ zu verbinden.
Die Speicherzelle 1 beinhaltet in der herkömmlichen Art und Weise kreuzgekoppelte Inverter. Ein erster Inverter besteht aus einem P-Kanal-Transistor 3 und einem N-Kanal- Transistor 5, deren Source-/Drainpfade in Reihe zwischen einen Leistungsversorgungsknoten Vcc und Referenzknoten Vss geschaltet ist und deren Gates zusammengeschlossen sind. Der Zellknoten CN befindet sich bei den gemeinsamen Drainknoten der Transistoren 3 und 5. In ähnlicher Weise hat der zweite Inverter einen P-Kanal-Transistor 3 und einen N-Kanal-Transistor 5_, deren Source-/Drainpfade in Reihe geschaltet sind und deren Gates verbunden sind; der Zellknoten CN_ ist bei dem gemeinsamen Drainknoten der Transistoren 3 und 5. Gemäß der konventionellen Sechs-Transistor-CMOS- SRAM-Zellenanordnung wird eine Kreuzkopplung zwischen zwei Invertern durch die Verbindung der Gates der Transistoren 3 und 5 zu dem Zellenkrioten CN_ und der Gates der Transistoren 3 und 5 zu dem Zellenknoten CN bewerkstelligt. Diese Konfiguration der kreuzgekoppelten Inverter ist ein herkömmliches CMOS-Latch. Mit einer inaktiven Wortleitung WL wird der Latch in einem Zustand mit gespeicherten Daten bleiben. Die Deaktivierung einer Wortleitung WL, um die Transistoren 7 und 7 auf Durchlaß zu schalten, wird das Latch in Kommunikation mit den Bitleitungen BL und BL_ versetzen, um den Datenzustand, der bei den Zellenknoten CN und CN_ gespeichert ist, in einem Lesezyklus auszugeben und damit sie einen neuen Datenzustand in einem Schreibbetrieb empfangen.
Nimmt man Bezug auf die Fig. 2a und 3a in Kombination, so wird der Aufbau der Speicherzelle 1 gemäß dieser Ausführungsform der Erfindung nun detailliert beschrieben. Zu diesem Zeitpunkt in dem Prozeß haben die Transistoren 5 und 5_ ihre Source/Drainbereiche und Gates in der konventionellen Art und Weise für N-Kanal-Transistoren ausgebildet. Man sieht vor, daß die Transistoren 5 und 5_ gemäß der gut bekaunten Leicht-Dotier-Drain-(LDD)-Technik ausgebildet werden, um löschende Effekte, wie z.B. der sog. "Hot"-Elektroneffekt, zu reduzieren.
Gemäß der bevorzugten LDD-Technik zur Ausbildung von Transistoren 5 und 5_ werden zuerst aktive Bereiche 6 durch die Ausbildung einer Feldoxidstruktur 4 bei ausgewählten Abschnitten der Oberfläche des Wafers festgelegt. Bei dieser Ausführungsform der Erfindung dient eine leicht dotierte P-Typ-Schicht 2 als das Bulk-Substrat bzw. Hauptsubstrat; wie gut bekannt ist, kann die Schicht 2 selbst ein Substrat sein, eine Epitaxialschicht, die bei der Oberfläche eines Substrats ausgebildet ist, oder ein Wall, der in einem Substrat oder einer Epitaxialschicht ausgebildet ist. Eine herkömmliche LOCOS-Verarbeitung ist geeignet, um eine Feldoxidstruktur 4 auszubilden, jedoch können natürlich andere Isoliertechniken alternativ verwendet werden. Entsprechend diesem Sub-Mikron-Beispiel der Erfmdung liegt die Minimalbreite der Feldoxidstrukturen 4 in der Größenordnung von 0,8 um, wobei die Minimalbreite aktiver Bereiche 6 in der Größenordnung von 0,6 um liegt. Wie im folgenden bemerkt werden wird, wird die Gesamtgröße der Speicherzelle 2 gemäß diesem Beispiel in der Größenordnung von 21,5 um² liegen.
Die Gateelektroden 8a und 8b der Transistoren 3 und 3 werden jeweilig aus einer ersten Schicht von polykristallinem Silizium mit stark dotiertem N-Typ ausgebildet, um so ziemlich leitfähig zu sein, und die mittel einer herkömmlichen Photolithographie gemustert wird, um die Gateelektrode davon über aktive Bereiche 6 festzulegen. In diesem Beispiel kann die Minimalbreite der Gateelektrode 8a und 8b kleiner sein als ein Mikrometer, z.B. 0,5 um. Gemäß der bevorzugten LDD-Konstruktion der Source/Drainbereiche erstrecken sich leicht dotierte Source-/Drainextensionen 6' unter die Seitenwandabstandshalter 10, die an den Seiten der Gateelektrode 8a und 8b ausgebildet sind, und zwar wie sie gemäß einer seibstausrichtenden Art und Weise relativ dazu ausgebildet werden. Schwer dotierte Source-/Drainbereiche werden dann in den aktiven Bereichen 6 in einer selbstausrichtenden Art und Weise relativ zu den Gateelelttroden 8 und den Seitenwandabstandshaltem 10 in der konventionellen Art und Weise ausgebildet, womit seibstausgerichtete Transistoren 5, 5_, 7 und 7_ ausgebildet werden, die in Fig. 3a gezeigt sind. In der Speicherzelle 1, wie dies in Fig. 3a gezeigt ist, ist der Abschnitt der aktiven Bereiche 6, der mit beiden Transistoren 5 und 5 gemeinsam ist, mit einem Referenzpotential Vss verbunden; dieser Abschnitt der aktiven Bereiche 6 kann mit mehreren Speicherzellen 1 in diesem Feld geteilt werden.
Wie in den Fig. 2a und 3a gezeigt ist, liegt eine Extension bzw. Streckung 8b' der Gateelektrode 8b über einer Feldoxidstruktur und ist zwischen den aktiven Bereichen 6 der Transistoren 5 und 5 angeordnet. Die Extension 8b' wird in der untereinander erfolgenden Verbindung der kreuzgekoppelten Inverter verwendet, wie im folgenden beschrieben wird. Bemerkenswert ist ebenso, daß ein Abschnitt der Gateelektrode 8a über einem zweiten Abschnitt eines aktiven Bereiches 6 liegt, und zwar bei einer Stelle 9, die in Fig. 3a gezeigt ist. Gemäß diesem Beispiel sollte dort, wo minimal leitende Schichten verwendet werden, der Abschnitt 9 des aktiven Bereichs 6 nicht der Kanalbereich eines Transistors sein, sondern weiterhin bleiben, und zwar ungeachtet der Spannung, die an den Abschnitt der Gateelektrode 8a darüber angelegt wird. Dies liegt an der Funktion des Abschnittes 9 als eine Verbindung zwischen Transistor 5 und Transistor 7 (d.h. bei einem Zellknoten CN der Fig. 1). Entsprechend wird ein relativ starkes bzw. schweres N-Typ-Implantat bzw. Dotiermittel vorzugsweise auf einen Abschnitt 9 des aktiven Bereichs 6 vor der Ausbildung einer Gateelektrode 8a darüber angewendet. Alternativ würde die Verwendung einer zusätzlichen Zwischenverbindungsschicht, entweder Metall oder Polysilizium, eine derartige vergrabene Verbindung beim Abschnitt 9 verhindern; in einem derartigen Fall würde jedoch das Zellenlayout wahrscheinlich von jenem hierin beschriebenen abgeändert werden, um die zusätzliche leitende Schicht zu nutzen, und aus anderen Gründen.
Bemerkenswert ist, daß andere Materialien alternativ für Gateelektroden 8 verwendet werden können, einschließlich feuerfester Metalle, Metallsilizide oder Kombinationen davon mit Polysilizium. Bemerkenswert ist, daß die Siliziumkaschierung bzw. -beschichtung der Source-/Drainbereiche der Transistoren (d.h. der belichteten Abschnitte der aktiven Bereiche 6) ebenso für Hochleistungsschaltungen bevorzugt wird, insbesondere wenn man die Unter-Mikrometer-Geometrien dieses Beispiels betrachtet. Eine derartige Kaschierung wird mittels gut bekannter selbstausrichtender Direktionreaktionssilizidierung eines feuerfesten Metalls, wie z.B. Kobald, Platin oder Titan, mit Silizium durchgeführt, mit dem es in Kontakt ist.
Ebenso liegt bei dem Stadium, das in Fig. 2a gezeigt ist, eine dünne isolierende Schicht 14, vorzugsweise ein abgeschiedenes Oxid mit einer Dicke in der Größenordnung von 150 um über den Gateelektroden 8a und 8b, um sie elektrisch von der nächsten leitenden Schicht zu isolieren, die darüber plaziert ist. Nirumt man nun Bezug auf die Fig. 2b und 3b, so ist die Struktur nach der Öffnung von Kontakten 14' durch die Isolierschicht 14 gezeigt. Die Kontakte 14' ermöglichen die Verbindung von Source-/Drainbereichen und Gateelektroden 8 zueinander. Dementsprechend sind, wie in Fig. 3b gezeigt ist, zwei Kontakte 14' vorgesehen, ein jeder für jeden Kreuzkopplungspfad zwischen dem Drain eines Transistors 5 und 5_ und der Gateelektrode 8b, 8a der gegenüberliegenden Transistoren 5_, 5, und zwar jeweilig. Die Photolithographiemusterung und das Ätzen von Kontakten 14' kann entsprechend herkömmlicher Techniken ausgeführt werden.
Nimmt man nun Bezug auf Fig. 2c und 3c, so ist die Struktur nach der Ausbildung einer Zwischenschicht 12 gezeigt. Bei der Zwischenschicht 12 handelt es sich vorzugsweise um einen Film aus CVD-Polysilizium, das nach der Öfffiung von Kontakten 14' durch eine Isolierschicht 14 abgeschieden wird. Die Dicke der Zwischenschicht 12 liegt vorzugsweise in der Ordnung von 150 nm bis 250 nm. Eine Zwischenpolysiliziumschicht 12 ist vorzugsweise ziemlich stark dotiert, und zwar entweder nach ihrer Abscheidung in der herkömmlichen Art und Weise oder in situ mit ihrer Abscheidung, um leitende Verbindungen zwischen den Gates und Drains der Transistoren 5 und 5' über Kontakte 14' bereitzustellen. Zusätzlich dient die Zwischenschicht 12 als die Gateelektrode für die darüberliegenden Lastbauelemente in der SRAM-Zelle 1 gemäß der vorliegenden Erfindung, wie im folgenden beschrieben wird.
Wie in dem Fall einer Polysilizimschicht 8 ist bemerkenswert, daß andere Materialien, wie z.B. Titannitrid, feuerfeste Metalle, Metallsilizid und Kombinationen davon mit Polysilizium, als Material für die Zwischenschicht 12 verwendet werden können. Um die besten Transistorcharakteristiken zu erzielen, wird es jedoch, falls eine Kombination von Polysilizium und anderen Materialien, wie z.B. ein Silizid, verwendet wird, stark bevorzugt, daß das Polysilizium die obere Schicht ist, wenn der Transistorkanal oberhalb der Zwischenschicht 12 ist. Zusätzlich können alternativ zu dem Siliziumdioxid flir die Schicht 14 andere dielektrische Materialien, wie z.B. Siliziumnitrid, Metalloxid oder Multischichtfilme verwendet werden.
Mittels einer herkömmlichen Photolithographie und Ätzens können ausgewählte Abschnitte der Zwischenschicht 12 entfernt werden, um die Gestalt der Verbindungen und Gateelektroden festzulegen. Wie in Fig. 2c gezeigt ist, ist die Zwischenelektrode 12b in Kontakt mit einem Drainbereich 6 des Transistors 5 und mit der Gateelektrodenextension 8b' des Transistors 5_ über eine Kontaktöffriung 14'. Die andere Zwischenelektrode 12a stellt einen Kontakt zwischen dem Drain des Transistors 5 und der Gateelektrode 8a über einen anderen Kontakt 14' her, wie in Fig. 3c gezeigt ist.
Ebenso, wie in Fig. 3c gezeigt ist, überlappen die Zwischenelektroden 12a und 12b vorzugsweise Abschnitte der Transistoren 5 und 5_, um die Layoutfläche zu minimieren, die für die Zelle 1 benötigt wird, aber sie sind elektrisch von den anderen aktiven Elementen durch eine Isolierschicht 14 isoliert. Da die Isolierschicht 14 relativ dünn ist, wie oben bemerkt wurde, wird dieser Aufbau einen gewissen Betrag bzw. einen gewissen Umfang an kapazitiver Kopplung zwischen jeder Zwischenelektrode 12 und ihrem gegenüberliegenden kreuzgekoppelten Zeliknoten hinzufügen. Zum Beispiel ist die Zwischenelektrode 12b mit einem Zellenknoten CN bei dem Drain des Transistors 5 und dem Gate des Transistors 5 verbunden (siehe Fig. 1) und überlappt die Gateelektrode 8a und den Drain des Transistors 5. Dieser Überlapp stellt eine Kapazität zwischen dem Zellenknoten CN und dem Zellenkrioten CN_ dar. Die Zwischenelektrode 12a fügt in ähnlicher Weise eine Kapazität zwischen dem Zellenkrioten CN und dem Zellenknoten CN_ hinzu. Während eine derartige Kapazität in gewisser Weise ungewünscht ist, da sie zu der kapazitiven Last der Zelle hinzukommt, wie dies von der Schreibschaltung gesehen wird, verbessert diese Kapazität zwischen den kreuzgekoppelten Zellenllnoten CN und CN_ die Stabilität der Speicherzelle, was es für Rauschen, für ein Alphateilchen oder einen anderen Vorfall schwieriger macht, den Datenzustand, der in der Speicherzelle 1 gespeichert ist, durcheinander zu bringen oder umzustoßen. Es wird angestrebt, daß die Schreibschaltung des Speicherbauelements vergrößert werden kann, um das Extraschreibsignal bereitzustellen, das benötigt wird, um die hinzugefügte Kapazität zu überwinden.
Ebenso wird, wie in Fig. 2c gezeigt ist, eine dünne dielektrische Schicht 16 darauf abgeschieden oder thermisch von einer Zwischenschicht 12 gewachsen, um sie letztlich als Gatedielektrikum für die Lasttransistoren 3 und 3 der Speicherzelle 1 zu verwenden. Das bevorzugte Material für die Schicht 16 ist ein mehrschichtiger Film aus Siliziumdioxid mit einer Dicke in der Größenordnung von 15 nm, die unter einem Film aus Siliziumnitrid mit einer Dicke in der Größenordnung von 10 bis 20 nm liegt. Natürlich können andere dielektrische Materialien, wie z.B. Metalloxide oder Einzelschichten aus Oxid oder Nitrid, alternativ verwendet werden. Nach Ausbildung einer dielektrischen Schicht 16 werden Kontakte 16' dort hindurch mittels herkömmlicher Photolithographie und Ätzens an jenen Stellen, die in Fig. 2c und 3c gezeigt sind, geöfffiet werden, wo eine elektrische Verbindung zwischen einer Zwischenschicht 12 und dem darüberliegenden Dünnfilmtransistor hergestellt werden soll, wie von der folgenden Beschreibung klar wird.
Nimmt man Bezug auf Fig. 2d, 3d und 4, so ist die Struktur nach dem Abscheiden und dem Mustern einer aktiven Polysiliziumschicht 18 gezeigt, in die ein Quellen-, Drainund Kanalbereich von den Lastbauelementen der Speicherzelle 1 ausgebildet werden wird. Eine Polysiliziumschicht 18 ist in der herkömmlichen Art und Weise z.B. mittels CVD bis zu einer Dicke in der Größenordnung 50 bis 150 nm abgeschieden und ist ebenso bevorzugt undotiert abgeschieden. Wie insbesondere in Fig. 2d gezeigt ist, stellt eine Polysiliziumschicht 18 einen Kontakt mit der Zwischenschicht 12 bei den Stellen der Kontakte 16' her und ist davon durch die dielektrische Schicht 16 anderswo getrennt.
Nimmt man insbesondere Bezug auf die Fig. 3d und 4, so wird der Aufbau eines P- Kanal-Lasttransistors 3 nun beschrieben. Die Abschnitte der Polysiliziumschicht 18, die als der Quellen- und Drainbereich der Transistoren 3 und 3 dienen werden, sind stark dotiert vom P-Typ, und zwar mittels einer Ionenimplantation oder Dekomposition eines Bor tragenden Gases in der herkömmlichen Art und Weise. Während einer derartigen Dotierung wird jedoch ein Teil bzw. Abschnitt einer Polysiliziumschicht 18, die sowohl über der dielektrischen Schicht 16 als auch über der Zwischenschicht 12 liegt, von diesem Dotierschritt maskiert. Dieser maskierte Abschnitt der Polysiliziumschicht 18 dient als der Kanalbereich der Transistoren 3 und 3 wie in Fig. 3d gezeigt ist. Es ist bemerkenswert, daß die Grenzen der Kanalbereiche der Transistoren vorzugsweise innerhalb einer Zwischenschicht 12 darunter liegen, um zu gewährleisten, daß die Transistoren einschalten werden, während einem gewissen Umfang einer Fehlausrichtungstoleranz Rechnung getragen wird.
Gemäß dieser Ausführungsform der Erfmdung ist es bevorzugt, daß die Transistoren 3 und 3 in dem Akkumulationsmodus arbeiten, da dies eine relativ niedrige Schwellenspannung und einen relativ hohen Treiberstrom bereitstellt. Dementsprechend wird eine leichte Implantierung vom P-Typ der Kanalbereiche der Transistoren 3 und 3 nach Entfernung der Maskierschicht darüber bevorzugt durchgeführt. Ein Beispiel für die bevorzugte Störstellenkonzentration in den Kanalbereichen der Transistoren 3 und 3 für eine Polysiliziumschicht 18 mit einer Dicke von 80 nm liegt in der Größenordnung von 8 x 10&supmin;&sup6; cm³. Alternativ können die Transistoren 3 und 3 aufgebaut werden, um in dem Inversionsmodus zu arbeiten, falls dies für die bestimmte Schaltungsanordnung oder den bestimmten Herstellungsprozeß gewünscht ist.
Bei dieser Ausführungsform der Erfindung sollte man bemerken, daß die zwei Abschnitte 18a und 18b der Polysiliziumschicht 18 zwei Lasttransistoren 3 und 3 bilden, so daß die Zelle 1 nur unter Verwendung von drei leitenden Schichten (Gateelektrodenschicht 8, Zwischenschicht 12 und Polysiliziumschicht 18) hergestellt wird; Metallbitleitungen zur Kommunikation der Daten werden darüber bereitgestellt, wie im folgenden bemerkt wird. Gemäß diesem Aufbau muß dort, wo die Anzahl der leitenden Schichten minimiert wird, eine separate Verbindung von Leistungsversorgungsknoten Vcc zu jedem der zwei Abschnitte der Polysiliziumschicht 18 durchgeführt werden (d.h. die Source der Transistoren 3 und 3_). Alternativ könnte die Verwendung einer zusätzlichen leitenden Schicht über der Polysiliziurnschicht 18 eine einzige Vcc-Verbindung zu der Speicherzelle 1 ermöglichen, womit eine kleinere Layoutfläche zu Lasten einer Prozeßkomplexizität ermöglicht wird, die durch diese zusätzliche leitende Ebene und ihre Kontakte hinzugefügt wird.
Jeder der zwei Abschnitte 1 8a und 1 8b einer Polysiliziumschicht 18 macht eine Verbindung über einen Kontakt 16' zu einem Abschnitt einer Zwischenschicht 12, der das Gate des anderen Abschnittes der Polysiliziumschicht 18 ist. Zum Beispiel machen das Drainende des Polysiliziumschichtabschnittes 18a in dem Transistor 3 eine Verbindung zu dem Zellenknoten CN_ bei dem Zwischenschichtabschnitt 12a, der ebenso als Gate des Transistors 3 dient. Der Zwischenschichtabschnitt 12a ist ebenso mit der Gateelektrode 8a des Transistors 5 und mit dem Drain des Transistors 5 über den Kontakt 14' verbunden. In ähnlicher Weise ist das Drainende eines Polysiliziumschichtabschnittes 18b (Drain des Transistors 3) mit dem Zwischenschichtabschnitt 12b beim Zellenknoten CN verbunden; der Zwischenschichtabschnitt 12b dient als das Gate des Transistors 3_ und ist über den Kontakt 14' mit der Gateelektrodenextension 8b und mit dem Drain des Transistors 5 verbunden. Die kreuzgekoppelte Konfiguration für die Zelle 1 ist somit in der Art und Weise, die elektrisch in Fig. 1 erläutert ist, bewerkstelligt.
Nimmt man nun Bezug auf die Fig. 3e, so ist die Zelle 1 nach der Vorsehung von Metallbitleitungen BL und BL gezeigt, die in Kontakt mit einer Seite von Durchlaßtransistoren 7 ist. Die Metallbitleitungen BL und BL_ sind natürlich von der Polysiliziumschicht 18 und den anderen leitenden Schichten mittels eines Zwischenschichtdielektrikums, wie z.B. abgeschiedenem Siliziumdioxid, isoliert, wobei Kontakte 20' dort hindurch gemacht sind, so daß die Bitleitungen BL und BL_ verbunden sind, um Transistoren 7 und 7 jeweilig zu passieren. Metallbitleitungen BL und BL_ werden natürlich einen Kontakt mit jedem der Speicherzellen 1 in der gemeinsamen Spalte herstellen und werden sich an sich in einer Richtung senkrecht zu jener der Wortleitung WL erstrecken. Gemäß diesem Aufbau einer Speicherzelle 1 werden die Leistungsversorgung und die Referenzleitungen Vcc und Vss ebenso senkrecht zu den Bitleitungen BL und BL_ verlaufen. Der Aufbau der Zelle 1 gemäß dieser Ausführungsform der Erfindung ist somit vollendet.
Infolge der vorliegenden Erfindung wird eine vollständige CMOS-SRAM-Zelle 1 bereitgestellt, die auf einer extrem kleinen Chipfläche realisiert ist. Die kleine Chipfläche wird durch das Vorsehen der P-Kanal-Lasttransistoren 3 und 3 erzielt, die über den N-Kanal-Pull-Down-Transistoren 5 und 5 desselben Inverters liegen. Man erwartet, daß dieser Aufbau extrem niedrige Bereitschaftsströme bereitstellt, und zwar mit guten Datenhaltecharakteristiken und einer guten Stabilität gegenüber Umkippvorfällen bzw. Störvorfällen. Diese Zelle kann hergestellt werden, indem eine gegenwärtig verfügbare Prozeßausrüstung verwendet wird.

Claims

1. Komplementäre Metalloxid-Halbleiterspeicherzelle, die bei einer Halbleiteroberfläche eines Körpers ausgebildet ist und die folgendes aufweist:

einen ersten (5) und einen zweiten (5-) Treibertransistor, wobei jeder einen Source- und einen Drainbereich (6) hat, der in der Halbleiterobeffläche ausgebildet ist, und jeder eine Gateelektrode (8a, 8b) hat, die über der Halbleiteroberfläche liegt, wobei der erste (5) und der zweite (5-) Treibertransistor von einem ersten Leitfähigkeitstyp ist;

eine erste Zwischenschichtelektrode (12a) in physischem Kontakt mit dem Drain des zweiten Treibertransistors (5-) und mit der Gateelektrode (8a) des ersten Treibertransistors (5), wobei die erste Zwischenschichtelektrode (12a) einen Abschnitt aufweist, der über einem Abschnitt des ersten Treibertransistors (5) liegt;

eine zweite Zwischenschichtelektrode (12b) in physischem Kontakt mit dem Drain des ersten Treibertransistors (5) und mit der Gateelektrode (8b) des zweiten Treibertransistors (5-), wobei die zweite Zwischenschichtelektrode (12b) einen Abschnitt hat, der über einem Abschnitt des zweiten Treibertransistors (5-) liegt;

eine dielektrische Gateschicht (16), die über Abschnitten der ersten (12a) und der zweiten (12b) Zwischenschichtelektrode liegt;

einen ersten Lasttransistor (3) eines zweiten Leitfähigkeitstyps, der aus einer Schicht (1 8b) ausgebildet ist, die Polysilizium umfaßt, und der über dem Abschnitt der ersten Zwischenschichtelektrode (12a) angeordnet ist, die über einem Abschnitt des ersten Treibertransistors (5) liegt, wobei sich die dielektrische Gateschicht (16) dazwischen befmdet; und

einen zweiten Lasttransistor (3-) von dem zweiten Leitfähigkeitstyp, der aus einer Schicht (18a) ausgebildet ist, die Polysilizium umfaßt, und der über dem Abschnitt der zweiten Zwischenschichtelektrode (12b) angeordnet ist, die über einem Abschnitt des zweiten Treibertransistors (5-) liegt, wobei die dielektrische Gateschicht (16) sich dazwischen befindet.

2. Speicherzelle nach Anspruch 1, bei welcher der erste (3) und der zweite (3-) Lasttransistor jeweils folgendes aufweist:

dotierte Source- und Drainbereiche; und

einen Kanalbereich, der zwischen dem Source- und dem Drainbereich angeordnet ist und der eine Störstellenkonzentration aufweist, die geringer ist als der dotierte Source- und Drainbereich;

wobei der Kanalbereich des ersten Lasttransistors (3) über dem Abschnitt der ersten Zwischenschichtelektrode (12a) angeordnet ist, wobei die dielektrische Gateschicht (16) dazwischen liegt;

und wobei der Kanalbereich des zweiten Lasttransistors (3-) über einem Abschnitt der zweiten Zwischenschichtelektrode (12b) angeordnet ist, wobei die dielektrische Gateschicht (16) dazwischen liegt.

3. Speicherzelle nach Anspruch 2, bei welcher der Drainbereich des ersten Lasttransistors (3) sich im physischen Kontakt mit der zweiten Zwischenschichtelektrode (12b) befindet;

und bei welcher der Drainbereich des zweiten Lasttransistors (3-) im physischen Kontakt mit der ersten Zwischenschichtelektrode (12a) ist.

4. Speicherzelle nach irgendeinem der Ansprüche 1 bis 3, bei welcher der ersten Lasttransistor (3) sich über einem Abschnitt des ersten Treibertransistors (5) erstreckt; und bei welcher der zweite Lasttransistor (3-) sich über einem Abschnitt des zweiten Treibertransistors (5-) erstreckt.

5. Speicherzelle nach irgendeinem der Ansprüche 1 bis 4, bei welcher der erste Leitfähigkeitstyp ein N-Typ ist und der zweite Leitfähigkeitstyp ein P-Typ ist.

6. Speicherzelle nach Anspruch 5, bei welcher die Kanalbereiche des ersten (3) und des zweiten (3-) Lasttransistors gemäß dem P-Typ dotiert sind, so daß der erste (3) und der zweite (3-) Lasttransistor Akkumulationsmodus sind bzw. angereicht sind.

7. Speicherzelle nach irgendeinem der Ansprüche 1 bis 6, die weiter folgendes umfaßt:

eine erste (BL) und eine zweite (BL-) Bitleitung zur Übermittlung eines Differentialsignals zu und von der Speicherzelle;

einen ersten (7) und einen zweiten (7-) Durchlaßtransistor, deren Source-/Drainpfade zwischen dem Drain des ersten (5) und des zweiten (5-) Treibertransistors jeweilig und den ersten (BL) und zweiten (BL-) Bitleitungen jeweilig angeschlossen sind und die ein Gate haben, das durch eine Wortleitung (WL) gesteuert wird.

8. Speicherzelle nach irgendeinem der Ansprüche 1 bis 6, die weiter folgendes aufweist:

eine zweite dielektrische Schicht (14);

und bei welcher die erste Zwischenschichtelektrode (12a) über einem Abschnitt des Drains des ersten Treibertransistors (5) liegt, der davon von der zweiten dielektrischen Schicht (14) isoliert ist;

und bei welcher die zweite Zwischenschichtelektrode (12b) über einem Abschnitt des Drains des zweiten Treibertransistors (5-) liegt, der von der zweiten dielektrischen Schicht (14) isoliert ist.

9. Speicherzelle nach Anspruch 8, bei welcher die erste Zwischenschichtelektrode (12a) im physischen Kontakt mit dem Drain des zweiten Treibertransistors (5-) über eine Kontaktöffnung (14') durch die zweite dielektrische Schicht (14) ist;

und bei welcher die zweite Zwischenschichtelektrode (12b) in Kontakt mit dem Drain des ersten Treibertransistors (5) über eine Kontaktöffnung (14') durch die zweite dielektrische Schicht (14) ist.

10. Verfahren zum Herstellen einer CMOS-Speicherzelle bei einer Halbleiteroberfläche eines Körpers, das die folgenden Schritte aufweist:

ein erster und zweiter Sourcebereich (6) und ein erster und zweiter Drainbereich (6) werden in ausgewahlten Stellen der Oberfläche ausgebildet, wobei jeder mit Störstellen eines ersten Leitfähigkeitstyps dotiert wird, wobei der erste Sourcebereich von dem ersten Drainbereich um einen ersten Kanalbereich getrennt ist und der zweite Sourcebereich von dem zweiten Drainbereich um einen zweiten Kanalbereich getrennt ist;

eine erste (8a) und eine zweite (8b) Gateelektrode werden über dem ersten und zweiten Kanalbereich jeweilig ausgebildet;

eine erste dielektrische Schicht (14) wird über der ersten (8a) und zweiten (8b) Gateelektrode ausgebildet, wobei die erste dielektrische Schicht Kontakt mit Öffnungen (14') dort durch bei ausgewählten Stellen hat, um einen ausgewählten Abschnitt sowohl der ersten (8a) als auch der zweiten (8b) Gateelektrode freizulegen und um einen ausgewählten Abschnitt sowohl des ersten als auch des zweiten Drainbereichs (6) freizulegen;

ein erster (12b) und ein zweiter (12a) Abschnitt einer leitenden Zwischenschicht über der ersten dielektrischen Schicht (14) wird ausgebildet, wobei der erste Abschnitt der Zwischenschicht in physischem Kontakt mit den freigelegten Abschnitten der ersten Gateelektrode (8a) und des zweiten Drainbereichs ist und der zweite Abschnitt der Zwischenschicht in physischem Kontakt mit den freigelegten Abschnitten der zweiten Gateelektrode (8b) und des ersten Drainbereichs ist;

eine zweite dielektrische Schicht (16) wird über dem ersten (12b) und zweiten (12a) Zwischenschichtabschnitt ausgebildet, wobei die zweite dielektrische Schicht (16) Kontaktöffnungen (16') dort hindurch hat, um Abschnitte des ersten (12b) und des zweiten (12a) Zwischenschichtabschnittes freizulegen;

eine aktive Schicht, die Polysilizium aufweist, wird über der zweiten dielektrischen Schicht ausgebildet, wobei die aktive Schicht einen ersten Abschnitt (18b) in physischem Kontakt mit dem ersten Zwischenschichtabschnitt (12b) über eine der Kontaktöffnungen (16') durch die zweite dielektrische Schicht (16) hat und einen zweiten Abschnitt (18a) in physischem Kontakt mit dem zweiten Zwischenschichtabschnitt (12a) über eine der Kontaktöffnungen (16') durch die zweite dielektrische Schicht (16) hat; und

Source- und Drainbereiche der ersten (18b) und der zweiten (18a) aktiven Schichtabschnitte werden mit Störstellen eines zweiten Leitfähigkeitstyps dotiert, wobei die Source- und Drainbereiche der ersten und der zweiten aktiven Schichtabschnitte jeweils um einen Kanalbereich darin getrennt werden, wobei der Kanalbereich des ersten aktiven Schichtabschnitts über dem zweiten Zwischenschichtabschnitt (12a) liegt und davon durch die zweite dielektrische Schicht (16) getrennt wird und der Drainbereich des ersten aktiven Schichtabschnittes (18b) den Abschnitt in Kontakt mit dem zweiten Zwischenschichtabschnitt (12a) enthält und der Kanalbereich des zweiten aktiven Schichtabschnittes (18a) über dem ersten Zwischenschichtabschnitt (12b) liegt und davon um die zweite dielektrische Schicht (16) getrennt ist und der Drainbereich des zweiten aktiven Schichtabschnittes (18a) den Abschnitt in Kontakt mit dem ersten Zwischenschichtabschnitt (12b) enthält.

11. Verfahren nach Anspruch 10, bei welchem der zweiten Leitfähigkeitstyp ein P- Typ ist.

12. Verfahren nach Anspruch 11, bei welchem die Kanalbereiche des ersten (18b) und zweiten (18a) aktiven Schichtabschnitts leicht gemäß dem P-Typ dotiert sind, so daß der erste (18b) und zweite (18a) aktive Schichtabschnitt zusammen mit dem darunterliegenden zweiten (12a) und ersten (12b) Zwischenschichtabschnitt jeweilig Anreicherungsmodus-P-Kanal-Transistoren ausbilden.

13. Verfahren nach irgendeinem der Ansprüche 10 bis 12, bei welchem der ersten (18b) und zweite (18a) aktive Schichtabschnitt jeweils über einem Abschnitt des zweiten und ersten Drainbereichs liegen.

14. Verfahren nach Anspruch 13, bei welchem jede der Kontaktöffnungen (14') durch die erste die ektijsche Schicht (14) Abschnitte sowohl von einem der Drainbereiche als auch von einem der Gateelektroden freilegt.

15. Verfahren nach irgendeinem der Ansprüche 10 bis 14, bei welchem der ersten und zweite Source- und Drainbereich nach dem Schritt der Ausbildung der ersten und zweiten Gateelektroden ausgebildet werden.

16. Speicherzelle nach Anspruch 1 oder Verfahren nach Anspruch 10, bei welcher bzw. bei welchem der erste (12b) und zweite (12a) Zwischenschichtabschnitt jeweils Polysilizium umfaßt.

17. Speicherzelle oder Verfahren nach Anspruch 16, bei welcher bzw. bei welchem die obere Oberfläche des ersten (12b) und zweiten (12a) Zwischenschichtabschnitts jeweils Polysilizium umfaßt.

18. Speicherzelle oder Verfahren nach Anspruch 17, bei welcher bzw. bei welchem die unteren Oberflächen des ersten (12b) und zweiten (12a) Zwischenschichtabschnitts jeweils ein Metallsilizid umfassen.