JPH10290007A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10290007A JPH10290007A JP9096163A JP9616397A JPH10290007A JP H10290007 A JPH10290007 A JP H10290007A JP 9096163 A JP9096163 A JP 9096163A JP 9616397 A JP9616397 A JP 9616397A JP H10290007 A JPH10290007 A JP H10290007A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 集積度が高く、製造工程も簡略化され、かつ
安定した特性の縦型構造の半導体装置およびその製造方
法を提供する。 【解決手段】 シリコン基板にトレンチを形成し、この
トレンチの内面に素子分離膜１を形成し、素子分離膜１
に囲まれた領域にドレイン領域６、チャネル領域７、お
よびソース領域８を縦方向に形成し、これらの領域７、
８、９の内面にゲート絶縁膜２を形成し、このゲート絶
縁膜２の内側にゲート電極４を、外側にドレイン電極５
またはソース電極のいずれかを形成した縦配置構造の半
導体装置。
安定した特性の縦型構造の半導体装置およびその製造方
法を提供する。 【解決手段】 シリコン基板にトレンチを形成し、この
トレンチの内面に素子分離膜１を形成し、素子分離膜１
に囲まれた領域にドレイン領域６、チャネル領域７、お
よびソース領域８を縦方向に形成し、これらの領域７、
８、９の内面にゲート絶縁膜２を形成し、このゲート絶
縁膜２の内側にゲート電極４を、外側にドレイン電極５
またはソース電極のいずれかを形成した縦配置構造の半
導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、光結合半導体装置
に関し、詳しくは、ＳＯＩ基板にソース、チャネル、ド
レインを垂直方向に配置した縦型構造のＭＯＳ型半導体
装置およびその製造方法に関するものである。
に関し、詳しくは、ＳＯＩ基板にソース、チャネル、ド
レインを垂直方向に配置した縦型構造のＭＯＳ型半導体
装置およびその製造方法に関するものである。
【０００２】
【従来の技術】高集積化、高速化を目的とした半導体装
置としてＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板に形成されたＭＯＳ型半導体
装置が知られている。
置としてＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板に形成されたＭＯＳ型半導体
装置が知られている。
【０００３】図８は、横型配置構造のもので、Ｐ型Ｓｉ
からなる支持基板２０上にＳｉＯ2の絶縁層２１を介し
て素子基板（Ｐ型Ｓｉ）２２を貼り合わせ、これにソー
ス２３、チャネル２４、ドレイン２５を各々形成し、チ
ャネル２４にゲート絶縁層２６を介してゲート電極２７
を形成している。
からなる支持基板２０上にＳｉＯ2の絶縁層２１を介し
て素子基板（Ｐ型Ｓｉ）２２を貼り合わせ、これにソー
ス２３、チャネル２４、ドレイン２５を各々形成し、チ
ャネル２４にゲート絶縁層２６を介してゲート電極２７
を形成している。
【０００４】図９は、特開平５−４１５２１号公報に開
示されている縦型配置構造の半導体装置であって、支持
基板２８と素子基板２９とを貼り合わせ、素子基板２９
にドレイン３０、チャネル３１、およびソース３２を縦
型、すなわち、素子基板２９面に垂直な方向に形成す
る。ゲート絶縁層３３を介してゲート電極３４が形成さ
れ、ゲート電極３４およびドレイン３０、チャネル３
１、ソース３２は絶縁層３５により電気的に分離されて
いる。なお、３６はソース配線、３７はゲート配線、３
８はドレイン配線である。
示されている縦型配置構造の半導体装置であって、支持
基板２８と素子基板２９とを貼り合わせ、素子基板２９
にドレイン３０、チャネル３１、およびソース３２を縦
型、すなわち、素子基板２９面に垂直な方向に形成す
る。ゲート絶縁層３３を介してゲート電極３４が形成さ
れ、ゲート電極３４およびドレイン３０、チャネル３
１、ソース３２は絶縁層３５により電気的に分離されて
いる。なお、３６はソース配線、３７はゲート配線、３
８はドレイン配線である。
【０００５】
【発明が解決しようとする課題】図８のようにＳＯＩ構
造にすると、反転層中の基板面に垂直な方向の電界が弱
まるため、キャリヤの移動度が向上し高速化に有利であ
るが、このようなＭＯＳでは、ソース２３、チャネル２
４、およびドレイン２５が横型配置であるため、集積度
がそれほど上がらないという問題がある。
造にすると、反転層中の基板面に垂直な方向の電界が弱
まるため、キャリヤの移動度が向上し高速化に有利であ
るが、このようなＭＯＳでは、ソース２３、チャネル２
４、およびドレイン２５が横型配置であるため、集積度
がそれほど上がらないという問題がある。
【０００６】また、図９の従来例では、支持基板２８と
素子基板２９とを貼り合わせる方法をとっているため、
製造工程が複雑になり、コストアップになると共に、ソ
ース（Ｎ）３２、チャネル（Ｐ）３１，ドレイン（Ｎ）
３０の本来のＭＯＳのほかに、素子基板（Ｐ）２９と、
支持基板（Ｐ）２８と、ドレイン配線（Ｎ）３８がチャ
ネルとなるＰ−Ｎ−Ｐの寄生バイポーラトランジスタが
形成され、特性が安定しないという問題がある。
素子基板２９とを貼り合わせる方法をとっているため、
製造工程が複雑になり、コストアップになると共に、ソ
ース（Ｎ）３２、チャネル（Ｐ）３１，ドレイン（Ｎ）
３０の本来のＭＯＳのほかに、素子基板（Ｐ）２９と、
支持基板（Ｐ）２８と、ドレイン配線（Ｎ）３８がチャ
ネルとなるＰ−Ｎ−Ｐの寄生バイポーラトランジスタが
形成され、特性が安定しないという問題がある。
【０００７】本発明は、このような問題に鑑みてなされ
たものであって、その目的とするところは、特に集積度
が高く、製造工程も簡略化され、かつ安定した特性の縦
型構造の半導体装置およびその製造方法を提供すること
である。
たものであって、その目的とするところは、特に集積度
が高く、製造工程も簡略化され、かつ安定した特性の縦
型構造の半導体装置およびその製造方法を提供すること
である。
【０００８】
【課題を解決するための手段】前記の目的を達成するべ
く、本発明に係る半導体装置は、シリコン基板に縦方向
に素子分離膜が形成され、前記素子分離膜に囲まれた領
域に、ドレイン領域と、チャネル領域と、ソース領域と
が縦方向に形成され、前記ドレイン（またはソース）領
域より前記シリコン基板の表面までドレイン（またはソ
ース）電極およびゲート電極が引き出され、前記ゲート
電極はゲート絶縁膜により、かつ前記ドレイン（または
ソース）電極は絶縁膜により電気的に分離されているこ
とを特徴としている。
く、本発明に係る半導体装置は、シリコン基板に縦方向
に素子分離膜が形成され、前記素子分離膜に囲まれた領
域に、ドレイン領域と、チャネル領域と、ソース領域と
が縦方向に形成され、前記ドレイン（またはソース）領
域より前記シリコン基板の表面までドレイン（またはソ
ース）電極およびゲート電極が引き出され、前記ゲート
電極はゲート絶縁膜により、かつ前記ドレイン（または
ソース）電極は絶縁膜により電気的に分離されているこ
とを特徴としている。
【０００９】そして、半導体装置の具体的な態様として
は、前記ゲート電極、ドレイン電極、ソース電極のいず
れか１つの電極を中心に残りの２つの電極がこれを囲む
ように形成されている。また、前記中心の電極から最外
周の電極にわたる半径方向の素子分割膜を形成し、この
素子分割膜により分割された複数のトランジスタを構成
している。
は、前記ゲート電極、ドレイン電極、ソース電極のいず
れか１つの電極を中心に残りの２つの電極がこれを囲む
ように形成されている。また、前記中心の電極から最外
周の電極にわたる半径方向の素子分割膜を形成し、この
素子分割膜により分割された複数のトランジスタを構成
している。
【００１０】さらにまた、本発明に係る半導体装置の製
造方法は、シリコン基板にトレンチを形成し、該トレン
チの内面に素子分離膜を形成する第１の工程と、前記素
子分離膜に囲まれた領域に縦方向にドレイン領域、チャ
ネル領域、およびソース領域を形成する第２の工程と、
前記ドレイン領域、チャネル領域、およびソース領域に
トレンチを形成し、このトレンチ内面にゲート絶縁膜を
形成する第３の工程と、前記ゲート絶縁膜の内側にゲー
ト電極を、外側にドレイン電極またはソース電極のいず
れかを形成する第４の工程と、前記ゲート電極とドレイ
ン（またはソース）電極間に層間絶縁膜を形成する第４
の工程と、からなることを特徴としている。
造方法は、シリコン基板にトレンチを形成し、該トレン
チの内面に素子分離膜を形成する第１の工程と、前記素
子分離膜に囲まれた領域に縦方向にドレイン領域、チャ
ネル領域、およびソース領域を形成する第２の工程と、
前記ドレイン領域、チャネル領域、およびソース領域に
トレンチを形成し、このトレンチ内面にゲート絶縁膜を
形成する第３の工程と、前記ゲート絶縁膜の内側にゲー
ト電極を、外側にドレイン電極またはソース電極のいず
れかを形成する第４の工程と、前記ゲート電極とドレイ
ン（またはソース）電極間に層間絶縁膜を形成する第４
の工程と、からなることを特徴としている。
【００１１】そして、半導体装置の製造方法の具体的な
態様としては、前記第２の工程は、前記素子分離膜に挟
まれた領域をエッチングし、このエッチングされた領域
に不純物注入を行ってドレイン（またはソース）領域を
形成する工程と、前記ドレイン（またはソース）領域に
ノンドープドポリシリコンを堆積して不純物注入により
チャネル領域を形成する工程と、前記チャネル領域上に
ノンドープドポリシリコンを堆積して不純物注入により
ソース（またはドレイン）領域を形成する工程と、から
なることを特徴としている。
態様としては、前記第２の工程は、前記素子分離膜に挟
まれた領域をエッチングし、このエッチングされた領域
に不純物注入を行ってドレイン（またはソース）領域を
形成する工程と、前記ドレイン（またはソース）領域に
ノンドープドポリシリコンを堆積して不純物注入により
チャネル領域を形成する工程と、前記チャネル領域上に
ノンドープドポリシリコンを堆積して不純物注入により
ソース（またはドレイン）領域を形成する工程と、から
なることを特徴としている。
【００１２】また、前記第２の工程は、前記素子分離膜
に挟まれた領域の前記シリコン基板に上部よりイオン注
入することにより、ドレイン領域、チャネル領域、およ
びソース領域を形成する工程からなることを特徴として
いる。また、前記第４の工程は、前記ゲート絶縁膜の内
側にポリシリコンを堆積し、このポリシリコンおよび隣
接の前記シリコン基板にドーピングを行うことによりゲ
ート電極およびドレイン（またはソース）電極を形成す
ることを特徴としている。
に挟まれた領域の前記シリコン基板に上部よりイオン注
入することにより、ドレイン領域、チャネル領域、およ
びソース領域を形成する工程からなることを特徴として
いる。また、前記第４の工程は、前記ゲート絶縁膜の内
側にポリシリコンを堆積し、このポリシリコンおよび隣
接の前記シリコン基板にドーピングを行うことによりゲ
ート電極およびドレイン（またはソース）電極を形成す
ることを特徴としている。
【００１３】前述の如く構成された半導体装置において
は、シリコン基板に縦方向にドレイン領域と、チャネル
領域と、ソース領域とが形成されているので、集積度が
高く、また、寄生バイポーラがなく、安定した特性とな
る。
は、シリコン基板に縦方向にドレイン領域と、チャネル
領域と、ソース領域とが形成されているので、集積度が
高く、また、寄生バイポーラがなく、安定した特性とな
る。
【００１４】また、半導体装置の製造方法においては、
シリコン基板に素子分離膜を形成し、前記素子分離膜に
囲まれた領域にドレイン領域、チャネル領域、およびソ
ース領域をイオン注入により、またはノンドープドポリ
シリコンを堆積して不純物注入によりチャネル領域およ
びソース（またはドレイン）領域を形成し、前記ドレイ
ン領域、チャネル領域、およびソース領域にトレンチを
形成してこのトレンチ内面にゲート絶縁膜を形成するこ
とにより、簡単なプロセスで集積度が高く、安定した特
性の半導体装置が製造される。
シリコン基板に素子分離膜を形成し、前記素子分離膜に
囲まれた領域にドレイン領域、チャネル領域、およびソ
ース領域をイオン注入により、またはノンドープドポリ
シリコンを堆積して不純物注入によりチャネル領域およ
びソース（またはドレイン）領域を形成し、前記ドレイ
ン領域、チャネル領域、およびソース領域にトレンチを
形成してこのトレンチ内面にゲート絶縁膜を形成するこ
とにより、簡単なプロセスで集積度が高く、安定した特
性の半導体装置が製造される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の第１実施の形態
に係る半導体装置の縦断側面図を示している。シリコン
基板１１に縦方向に外周素子分離膜１が形成されてい
る。この素子分離膜１で囲まれた領域に、下からドレイ
ン領域６と、チャネル領域７と、ソース領域８とが縦方
向に形成されている。ドレイン領域６よりシリコン基板
１１の表面までドレイン電極５およびゲート電極４が引
き出されている。
に基づいて説明する。図１は、本発明の第１実施の形態
に係る半導体装置の縦断側面図を示している。シリコン
基板１１に縦方向に外周素子分離膜１が形成されてい
る。この素子分離膜１で囲まれた領域に、下からドレイ
ン領域６と、チャネル領域７と、ソース領域８とが縦方
向に形成されている。ドレイン領域６よりシリコン基板
１１の表面までドレイン電極５およびゲート電極４が引
き出されている。
【００１６】ドレイン電極５とゲート電極４間には層間
絶縁膜３が形成され、ゲート電極４とソース領域８間に
はソース絶縁膜９が、ゲート電極４とドレイン領域６お
よびチャネル領域７間にはゲート絶縁膜２が各々形成さ
れている。ゲート電極４、ドレイン電極５、およびソー
ス領域８には各々引出し電極４０１、５０１、および８
０１が形成され、上面に全体を覆う保護膜１０が設けら
れている（図４（ｊ）参照）。これにより、素子分離膜
１間に縦方向にＰ−Ｎ−Ｐ構造を持つ縦型動作のトラン
ジスタが構成されている。
絶縁膜３が形成され、ゲート電極４とソース領域８間に
はソース絶縁膜９が、ゲート電極４とドレイン領域６お
よびチャネル領域７間にはゲート絶縁膜２が各々形成さ
れている。ゲート電極４、ドレイン電極５、およびソー
ス領域８には各々引出し電極４０１、５０１、および８
０１が形成され、上面に全体を覆う保護膜１０が設けら
れている（図４（ｊ）参照）。これにより、素子分離膜
１間に縦方向にＰ−Ｎ−Ｐ構造を持つ縦型動作のトラン
ジスタが構成されている。
【００１７】以下、上記第１実施の形態の半導体装置の
製造工程を、図２（ａ）〜（ｄ）、図３（ｅ）〜（ｈ）
および図４（ｉ）（ｊ）の工程図に基づいて具体的に説
明する。図２（ａ）において、シリコン基板１１にＲＩ
Ｅ等の異方性エッチングを施すことにより平面方形のト
レンチ１２を形成する。トレンチ１２の溝幅を１μｍ、
深さ３μｍの寸法とする。
製造工程を、図２（ａ）〜（ｄ）、図３（ｅ）〜（ｈ）
および図４（ｉ）（ｊ）の工程図に基づいて具体的に説
明する。図２（ａ）において、シリコン基板１１にＲＩ
Ｅ等の異方性エッチングを施すことにより平面方形のト
レンチ１２を形成する。トレンチ１２の溝幅を１μｍ、
深さ３μｍの寸法とする。
【００１８】図２（ｂ）において、トレンチ１２の溝に
酸化膜（ＳｉＯ2 膜）を埋め込むことにより、素子分離
膜１を形成する。図２（ｃ）において、ホトリソグラフ
ィ技術により、素子分離膜１に囲まれた領域のシリコン
基板１１を、プラズマエッチャーを用いて深さ１．６μ
ｍエッチングする。そのエッチングされた領域にボロン
等のＰ型不純物をイオン注入し、ドレイン領域６を形成
する。
酸化膜（ＳｉＯ2 膜）を埋め込むことにより、素子分離
膜１を形成する。図２（ｃ）において、ホトリソグラフ
ィ技術により、素子分離膜１に囲まれた領域のシリコン
基板１１を、プラズマエッチャーを用いて深さ１．６μ
ｍエッチングする。そのエッチングされた領域にボロン
等のＰ型不純物をイオン注入し、ドレイン領域６を形成
する。
【００１９】図２（ｄ）において、減圧ＣＶＤ法（ＬＰ
ＣＶＤ法）により、ノンドープドポリシリコンを堆積
し、ドレイン領域６上のみ厚さ０．６μｍ残すようにエ
ッチバックを行う。その残されたポリシリコン領域にパ
ターニングによりドレイン電極となる領域５ａ（最低
０．５μｍ）を除く領域にイオン注入（リン等のＮ型不
純物）を行い、チャネル領域７（６００Å）を形成す
る。
ＣＶＤ法）により、ノンドープドポリシリコンを堆積
し、ドレイン領域６上のみ厚さ０．６μｍ残すようにエ
ッチバックを行う。その残されたポリシリコン領域にパ
ターニングによりドレイン電極となる領域５ａ（最低
０．５μｍ）を除く領域にイオン注入（リン等のＮ型不
純物）を行い、チャネル領域７（６００Å）を形成す
る。
【００２０】図３（ｅ）において、減圧ＣＶＤ法によ
り、ノンドープドポリシリコンを堆積し、チャネル領域
７上のみ厚さ１μｍ残すようにエッチバックを行う。そ
の残されたポリシリコン領域にパターニングによりドレ
イン電極５となる領域（最低０．５μｍ）５ｂを除く領
域にイオン注入（ボロン等のＰ型不純物）を行い、ソー
ス領域８を形成する。
り、ノンドープドポリシリコンを堆積し、チャネル領域
７上のみ厚さ１μｍ残すようにエッチバックを行う。そ
の残されたポリシリコン領域にパターニングによりドレ
イン電極５となる領域（最低０．５μｍ）５ｂを除く領
域にイオン注入（ボロン等のＰ型不純物）を行い、ソー
ス領域８を形成する。
【００２１】図３（ｆ）において、ソース層８上にパタ
ーニングされた領域をドレイン領域６に達する（１．９
μｍ）ように、また、幅０．４７μｍでドレイン電極と
なる領域５ａ、５ｂを少しオーバーラップするように、
ポリシリコンをＲＩＥ等の異方性エッチングを施すこと
によりトレンチ１４を形成する。
ーニングされた領域をドレイン領域６に達する（１．９
μｍ）ように、また、幅０．４７μｍでドレイン電極と
なる領域５ａ、５ｂを少しオーバーラップするように、
ポリシリコンをＲＩＥ等の異方性エッチングを施すこと
によりトレンチ１４を形成する。
【００２２】図３（ｇ）において、図２（ｆ）で形成さ
れたトレンチ１４の内面にゲート酸化膜２（ＳｉＯ2
膜：１００Å）を形成し、その内側にゲート電極となる
ポリシリコンを減圧ＣＶＤ法により埋め込み、Ｎ+ ドー
ピングを行うことにより、ゲート電極４を形成する。こ
のドーピングを行う際にドレイン領域５ａ、５ｂのノン
ドープポリシリコンも同時に行うことにより、ドレイン
電極５を形成する。
れたトレンチ１４の内面にゲート酸化膜２（ＳｉＯ2
膜：１００Å）を形成し、その内側にゲート電極となる
ポリシリコンを減圧ＣＶＤ法により埋め込み、Ｎ+ ドー
ピングを行うことにより、ゲート電極４を形成する。こ
のドーピングを行う際にドレイン領域５ａ、５ｂのノン
ドープポリシリコンも同時に行うことにより、ドレイン
電極５を形成する。
【００２３】図３（ｈ）において、ゲート電極４とドレ
イン電極５の間に、深さ１．９μｍ、幅０．２μｍのト
レンチを、ゲート電極４とソース領域８の間に深さ１μ
ｍ、幅０．２μｍのトレンチを、ＲＩＥ等の異方性エッ
チングにより各々形成し、トレンチの内面に酸化膜（熱
酸化膜またはＣＶＤによる酸化膜）を形成することによ
り、層間絶縁膜３およびソース絶縁膜９を形成する。
イン電極５の間に、深さ１．９μｍ、幅０．２μｍのト
レンチを、ゲート電極４とソース領域８の間に深さ１μ
ｍ、幅０．２μｍのトレンチを、ＲＩＥ等の異方性エッ
チングにより各々形成し、トレンチの内面に酸化膜（熱
酸化膜またはＣＶＤによる酸化膜）を形成することによ
り、層間絶縁膜３およびソース絶縁膜９を形成する。
【００２４】図４（ｉ）において、全面にＡｌ−Ｓｉを
スパッタし、それをパターニングしてゲート電極４、ド
レイン電極５およびソース領域８に接続する引出し電極
４０１、５０１および８０１を形成する。
スパッタし、それをパターニングしてゲート電極４、ド
レイン電極５およびソース領域８に接続する引出し電極
４０１、５０１および８０１を形成する。
【００２５】図４（ｊ）において、全面に保護膜１０を
形成する。これによって図１に示すような縦型Ｐ−Ｎ−
Ｐ構造のＭＯＳトランジスタが完成する。なお、上記し
た数値は例示であって、これに限定されない。
形成する。これによって図１に示すような縦型Ｐ−Ｎ−
Ｐ構造のＭＯＳトランジスタが完成する。なお、上記し
た数値は例示であって、これに限定されない。
【００２６】上記工程において、ドレイン領域６、チャ
ネル領域７、およびソース領域８は、イオン注入のみに
て形成することもでき、その場合は、（ｃ）の工程にお
いて、エッチングは行わず、ホトリソグラフィ工程の
後、シリコン基板１２に直接、任意の深さにイオン注入
を行えばよい。このようにすると、エッチングおよびポ
リシリコン堆積の工程が省け、工程の短縮化が可能とな
る。
ネル領域７、およびソース領域８は、イオン注入のみに
て形成することもでき、その場合は、（ｃ）の工程にお
いて、エッチングは行わず、ホトリソグラフィ工程の
後、シリコン基板１２に直接、任意の深さにイオン注入
を行えばよい。このようにすると、エッチングおよびポ
リシリコン堆積の工程が省け、工程の短縮化が可能とな
る。
【００２７】上記ドレイン領域６とソース領域８は、図
５に示す第２実施の形態のように逆にした構成であって
もよい。すなわち、図５は、第１実施の形態のドレイン
領域６とソース領域８を入れ換えた構造であって、ドレ
イン領域６を上部に、ソース領域８を下部に形成したＮ
−Ｐ−Ｎ構造のトランジスタである。なお、第１実施の
形態のドレイン電極５に代えてソース電極１３が設けら
れる。
５に示す第２実施の形態のように逆にした構成であって
もよい。すなわち、図５は、第１実施の形態のドレイン
領域６とソース領域８を入れ換えた構造であって、ドレ
イン領域６を上部に、ソース領域８を下部に形成したＮ
−Ｐ−Ｎ構造のトランジスタである。なお、第１実施の
形態のドレイン電極５に代えてソース電極１３が設けら
れる。
【００２８】図６（ａ）、（ｂ）は、本発明の第３実施
の形態に係る半導体装置を示している。この第３実施の
形態では、外周に素子分離膜１を平面楕円形に形成し、
この平面楕円形の素子分離膜１で囲まれた領域に各素子
を形成している。
の形態に係る半導体装置を示している。この第３実施の
形態では、外周に素子分離膜１を平面楕円形に形成し、
この平面楕円形の素子分離膜１で囲まれた領域に各素子
を形成している。
【００２９】各素子は、図６に示すように、中心部の素
子分離膜１ａの周囲にゲート電極４が形成され、このゲ
ート電極４を囲むようにソース絶縁膜９、ソース領域８
が形成され、層間絶縁膜３を介して最外周にドレイン電
極５が素子分離膜１の内周に形成されている。この第３
実施の形態では、層間絶縁膜３を薄く形成できるため、
チップの縮小がはかれると共に、ドレイン−ゲート間の
電気的な干渉もなくなり、安定した特性が得られる。
子分離膜１ａの周囲にゲート電極４が形成され、このゲ
ート電極４を囲むようにソース絶縁膜９、ソース領域８
が形成され、層間絶縁膜３を介して最外周にドレイン電
極５が素子分離膜１の内周に形成されている。この第３
実施の形態では、層間絶縁膜３を薄く形成できるため、
チップの縮小がはかれると共に、ドレイン−ゲート間の
電気的な干渉もなくなり、安定した特性が得られる。
【００３０】なお、第３実施の形態においても、ソース
領域８とドレイン領域６は逆でもよく（ドレイン電極５
はソース電極になる）、また、ドレイン電極５とゲート
電極４も逆配置にしてもよく、あるいはまた、ソース電
極１３（図５参照）を中心にしてその周囲をゲート電極
４、ドレイン電極５で囲むようにしてもよく、電極の配
置構造は限定されない。
領域８とドレイン領域６は逆でもよく（ドレイン電極５
はソース電極になる）、また、ドレイン電極５とゲート
電極４も逆配置にしてもよく、あるいはまた、ソース電
極１３（図５参照）を中心にしてその周囲をゲート電極
４、ドレイン電極５で囲むようにしてもよく、電極の配
置構造は限定されない。
【００３１】また、第３実施の形態においては、電極を
中心にトランジスタを形成しているため、中心の素子分
離膜１ａは設けなくてもよい。図７は、本発明の第４実
施の形態に係る半導体装置のを示している。
中心にトランジスタを形成しているため、中心の素子分
離膜１ａは設けなくてもよい。図７は、本発明の第４実
施の形態に係る半導体装置のを示している。
【００３２】この第４実施の形態は、第３実施の形態の
半導体装置において、外周の素子分離膜１の内周から中
心の電極（図示ではゲート電極４）の中心との間の任意
の箇所に半径方向に向く素子分割膜１５を形成し、この
素子分割膜１５により分割された複数のトランジスタ１
６を構成したものである。
半導体装置において、外周の素子分離膜１の内周から中
心の電極（図示ではゲート電極４）の中心との間の任意
の箇所に半径方向に向く素子分割膜１５を形成し、この
素子分割膜１５により分割された複数のトランジスタ１
６を構成したものである。
【００３３】この第４実施の形態では、１つの縦構造配
置で複数のトランジスタが構成できると共に、中心の１
つのゲート電極４（またはドレイン電極、ソース電極）
で同時に複数のトランジスタを駆動できる。上記第３お
よび第４実施の形態においては、平面楕円形の構造の例
を示しているが、平面形状はこれに限定されず、例えば
円形、多角形等任意の形状にに構成できる。
置で複数のトランジスタが構成できると共に、中心の１
つのゲート電極４（またはドレイン電極、ソース電極）
で同時に複数のトランジスタを駆動できる。上記第３お
よび第４実施の形態においては、平面楕円形の構造の例
を示しているが、平面形状はこれに限定されず、例えば
円形、多角形等任意の形状にに構成できる。
【００３４】以上、本発明の実施の形態について詳述し
たが、本発明は、前記各実施の形態に限定されるもので
はなく、設計において、特許請求の範囲に記載された本
発明の精神を逸脱することなしに種々の変更を行うこと
ができる。
たが、本発明は、前記各実施の形態に限定されるもので
はなく、設計において、特許請求の範囲に記載された本
発明の精神を逸脱することなしに種々の変更を行うこと
ができる。
【００３５】
【発明の効果】以上、詳述したように、本発明の半導体
装置は、ＳＯＩ基板であるシリコン基板に、ソース、チ
ャネル、およびドレインの各領域を縦方向に配置した集
積度の高い縦構造のトランジスタが実現でき、かつ１つ
のＳＯＩ基板で各素子が配置できるため、寄生バイポー
ラが発生することがなく、安定した特性の半導体装置と
なる。
装置は、ＳＯＩ基板であるシリコン基板に、ソース、チ
ャネル、およびドレインの各領域を縦方向に配置した集
積度の高い縦構造のトランジスタが実現でき、かつ１つ
のＳＯＩ基板で各素子が配置できるため、寄生バイポー
ラが発生することがなく、安定した特性の半導体装置と
なる。
【００３６】また、本発明の半導体装置の製造方法は、
１つのＳＯＩ基板であるシリコン基板にトレンチを形成
してこれに素子分離膜を形成し、素子分離膜に囲まれた
領域にドレイン領域、チャネル領域、およびソース領域
をイオン注入により、またはノンドープドポリシリコン
を堆積して不純物注入により形成するので、貼り合わせ
工程がなく、簡単なプロセスで集積度が高く、安定した
特性の半導体装置が低コストで製造できる。
１つのＳＯＩ基板であるシリコン基板にトレンチを形成
してこれに素子分離膜を形成し、素子分離膜に囲まれた
領域にドレイン領域、チャネル領域、およびソース領域
をイオン注入により、またはノンドープドポリシリコン
を堆積して不純物注入により形成するので、貼り合わせ
工程がなく、簡単なプロセスで集積度が高く、安定した
特性の半導体装置が低コストで製造できる。
【図１】本発明に係る半導体装置の第１実施の形態を示
す縦断側面図である。
す縦断側面図である。
【図２】（ａ）〜（ｄ）は第１実施の形態の半導体装置
の製造工程図である。
の製造工程図である。
【図３】（ｅ）〜（ｈ）は第一実施の形態の半導体装置
の製造工程図である。
の製造工程図である。
【図４】（ｉ）（ｊ）は第一実施の形態の半導体装置の
製造工程図である。
製造工程図である。
【図５】第２実施の形態の半導体装置の縦断側面図であ
る。
る。
【図６】第３実施の形態の半導体装置を示すもので、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線断面図であ
る。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線断面図であ
る。
【図７】第４実施の形態の半導体装置の平面図である。
【図８】従来の横型配置の半導体装置の縦断側面図であ
る。
る。
【図９】従来の縦型配置の半導体装置の縦断側面図であ
る。
る。
１…素子分離膜、２…ゲート絶縁膜、３…層間絶縁膜、
４…ゲート電極、５ドレイン電極、６…ドレイン領域、
７…チャネル領域、８…ソース領域、９…ソース絶縁
膜、１０…保護膜、１１…シリコン基板、１２…トレン
チ、１３…ソース電極、１５…素子分割膜、１６…トラ
ンジスタ
４…ゲート電極、５ドレイン電極、６…ドレイン領域、
７…チャネル領域、８…ソース領域、９…ソース絶縁
膜、１０…保護膜、１１…シリコン基板、１２…トレン
チ、１３…ソース電極、１５…素子分割膜、１６…トラ
ンジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５２Ｋ
Claims (7)
- 【請求項１】 シリコン基板に縦方向に素子分離膜が形
成され、前記素子分離膜に囲まれた領域に、ドレイン領
域と、チャネル領域と、ソース領域とが縦方向に形成さ
れ、前記ドレイン（またはソース）領域より前記シリコ
ン基板の表面までドレイン（またはソース）電極および
ゲート電極が引き出され、前記ゲート電極はゲート絶縁
膜により、かつ前記ドレイン（またはソース）電極は絶
縁膜により電気的に分離されていることを特徴とする半
導体装置。 - 【請求項２】 前記ゲート電極、ドレイン電極、ソース
電極のいずれか１つの電極を中心に残りの２つの電極が
これを囲むように形成されていることを特徴とする請求
項１記載の光結合半導体装置。 - 【請求項３】 前記中心の電極から最外周の電極にわた
る半径方向の素子分割膜を形成し、この素子分割膜によ
り分割された複数のトランジスタを構成したことを特徴
とする請求項２記載の光結合半導体装置。 - 【請求項４】 シリコン基板にトレンチを形成し、該ト
レンチの内面に素子分離膜を形成する第１の工程と、 前記素子分離膜に囲まれた領域に縦方向にドレイン領
域、チャネル領域、およびソース領域を形成する第２の
工程と、 前記ドレイン領域、チャネル領域、およびソース領域に
トレンチを形成し、このトレンチ内面にゲート絶縁膜を
形成する第３の工程と、 前記ゲート絶縁膜の内側にゲート電極を、外側にドレイ
ン電極またはソース電極のいずれかを形成する第４の工
程と、 前記ゲート電極とドレイン（またはソース）電極間に層
間絶縁膜を形成する第４の工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第２の工程は、前記素子分離膜に挟
まれた領域をエッチングし、このエッチングされた領域
に不純物注入を行ってドレイン（またはソース）領域を
形成する工程と、前記ドレイン（またはソース）領域に
ノンドープドポリシリコンを堆積して不純物注入により
チャネル領域を形成する工程と、前記チャネル領域上に
ノンドープドポリシリコンを堆積して不純物注入により
ソース（またはドレイン）領域を形成する工程と、から
なることを特徴とする請求項４記載の半導体装置の製造
方法。 - 【請求項６】 前記第２の工程は、前記素子分離膜に挟
まれた領域の前記シリコン基板に上部よりイオン注入す
ることにより、ドレイン領域、チャネル領域、およびソ
ース領域を形成する工程からなることを特徴とする請求
項４記載の半導体装置の製造方法。 - 【請求項７】 前記第４の工程は、前記ゲート絶縁膜の
内側にポリシリコンを堆積し、このポリシリコンおよび
隣接の前記シリコン基板にドーピングを行うことにより
ゲート電極およびドレイン（またはソース）電極を形成
することを特徴とする請求項４記載の半導体装置の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096163A JPH10290007A (ja) | 1997-04-14 | 1997-04-14 | 半導体装置およびその製造方法 |
| TW087104285A TW400649B (en) | 1997-04-14 | 1998-03-23 | Semiconductor device and method for manufacturing the same |
| KR1019980011124A KR100288028B1 (ko) | 1997-04-14 | 1998-03-31 | 반도체 장치 및 그의 제조방법 |
| US09/055,214 US6215150B1 (en) | 1997-04-14 | 1998-04-06 | Vertically integrated semiconductor device |
| DE69826551T DE69826551T2 (de) | 1997-04-14 | 1998-04-08 | Vertikaler Feldeffekttransistor mit isolierter Steuerelektrode, Verfahren zu dessen Herstellung und entsprechende integrierte Schaltung |
| EP98302765A EP0872895B1 (en) | 1997-04-14 | 1998-04-08 | Vertical insulated gate field-effect transistor, method of making the same and corresponding integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096163A JPH10290007A (ja) | 1997-04-14 | 1997-04-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10290007A true JPH10290007A (ja) | 1998-10-27 |
Family
ID=14157680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9096163A Pending JPH10290007A (ja) | 1997-04-14 | 1997-04-14 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6215150B1 (ja) |
| EP (1) | EP0872895B1 (ja) |
| JP (1) | JPH10290007A (ja) |
| KR (1) | KR100288028B1 (ja) |
| DE (1) | DE69826551T2 (ja) |
| TW (1) | TW400649B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538537A (ja) * | 2002-07-15 | 2005-12-15 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 電界効果トランジスタ、その使用、およびその製造方法 |
| JP2008270806A (ja) * | 2007-04-17 | 2008-11-06 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
| WO2015047281A1 (en) * | 2013-09-26 | 2015-04-02 | Intel Corporation | Vertical non-planar semiconductor device for system-on-chip (soc) applications |
| JP2021153151A (ja) * | 2020-03-24 | 2021-09-30 | 株式会社東海理化電機製作所 | 半導体集積回路、および半導体集積回路の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69734868T2 (de) * | 1996-07-25 | 2006-08-03 | Dupont Air Products Nanomaterials L.L.C., Tempe | Zusammensetzung und verfahren zum chemisch-mechanischen polieren |
| GB2362755A (en) * | 2000-05-25 | 2001-11-28 | Nanogate Ltd | Thin film field effect transistor with a conical structure |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128654A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路 |
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
| US5016067A (en) * | 1988-04-11 | 1991-05-14 | Texas Instruments Incorporated | Vertical MOS transistor |
| JPH01268172A (ja) | 1988-04-20 | 1989-10-25 | Fujitsu Ltd | 半導体装置 |
| JPH03253079A (ja) | 1990-03-02 | 1991-11-12 | Hitachi Ltd | Ｍｏｓ型半導体装置 |
| MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
| JP2850527B2 (ja) * | 1990-11-20 | 1999-01-27 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US5122848A (en) * | 1991-04-08 | 1992-06-16 | Micron Technology, Inc. | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance |
| JPH0541521A (ja) | 1991-08-05 | 1993-02-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5640034A (en) * | 1992-05-18 | 1997-06-17 | Texas Instruments Incorporated | Top-drain trench based resurf DMOS transistor structure |
| US5455190A (en) * | 1994-12-07 | 1995-10-03 | United Microelectronics Corporation | Method of making a vertical channel device using buried source techniques |
| JP3303601B2 (ja) * | 1995-05-19 | 2002-07-22 | 日産自動車株式会社 | 溝型半導体装置 |
-
1997
- 1997-04-14 JP JP9096163A patent/JPH10290007A/ja active Pending
-
1998
- 1998-03-23 TW TW087104285A patent/TW400649B/zh not_active IP Right Cessation
- 1998-03-31 KR KR1019980011124A patent/KR100288028B1/ko not_active IP Right Cessation
- 1998-04-06 US US09/055,214 patent/US6215150B1/en not_active Expired - Fee Related
- 1998-04-08 DE DE69826551T patent/DE69826551T2/de not_active Expired - Lifetime
- 1998-04-08 EP EP98302765A patent/EP0872895B1/en not_active Expired - Lifetime
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| JP2012109588A (ja) * | 2002-07-15 | 2012-06-07 | Infineon Technologies Ag | 電界効果トランジスタ、その使用、およびその製造方法 |
| JP2008270806A (ja) * | 2007-04-17 | 2008-11-06 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
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| WO2015047281A1 (en) * | 2013-09-26 | 2015-04-02 | Intel Corporation | Vertical non-planar semiconductor device for system-on-chip (soc) applications |
| US10263112B2 (en) | 2013-09-26 | 2019-04-16 | Intel Corporation | Vertical non-planar semiconductor device for system-on-chip (SoC) applications |
| JP2021153151A (ja) * | 2020-03-24 | 2021-09-30 | 株式会社東海理化電機製作所 | 半導体集積回路、および半導体集積回路の製造方法 |
Also Published As
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|---|---|
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| EP0872895B1 (en) | 2004-09-29 |
| TW400649B (en) | 2000-08-01 |
| DE69826551D1 (de) | 2004-11-04 |
| EP0872895A2 (en) | 1998-10-21 |
| US6215150B1 (en) | 2001-04-10 |
| EP0872895A3 (en) | 1999-02-24 |
| KR19980080900A (ko) | 1998-11-25 |
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