JP2009111305A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供する。
【解決手段】 第１絶縁膜３ａを貫通するように基板面に直交する深さ方向に形成される導電膜１４ａと、第２絶縁膜３ｂの直上層から底面に達するまで一の外側壁に沿って深さ方向に形成される導電膜１４ｂと、導電膜１４ｂの底面の深さ位置から絶縁膜３ａ及び３ｂに挟まれた領域に係る基板２の上面位置に亘って、少なくとも導電膜１４ｂの底面及び絶縁膜３ｂと接触していない側の外側壁と接触して形成される絶縁膜１３ｂと、絶縁膜１３ｂと３ｂに挟まれた領域内において底面から上面に向かって、第１導電型の第１不純物拡散領域６、第２導電型の第２不純物拡散領域５ａ、第１導電型の第３不純物拡散領域７、及び高濃度の前記第１導電型の第４不純物拡散領域１７ｂを備える。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、高耐圧トランジスタを含む半導体装置及びその製造方法に関する。

不揮発性メモリ、不揮発性メモリ混載ロジック、或いは液晶ドライバＩＣの出力段の駆動回路等の高電圧が印加される半導体装置においては、高耐圧、低オン抵抗が要求される。このため、これらの半導体装置が備えるトランジスタ素子についても、高い耐圧性が要求されており、これまでにも種々の高耐圧トランジスタの開発が行われている。特に、高耐圧トランジスタは、パンチスルー耐圧を確保する長いゲート長及びドリフト（電界緩和）領域としての低濃度不純物拡散領域が必要である等のために低耐圧トランジスタに比べサイズが非常に大きくなるという性質を有しており、従来、高耐圧トランジスタの装置規模の縮小化を図る技術が種々提案されている（例えば、下記特許文献１参照）。

図６は、下記特許文献１に開示されている高耐圧トランジスタ素子の概略断面構造図である。このような高耐圧トランジスタ素子の製造工程としては、まず、Ｎ型半導体基板１０１上の所定領域に素子分離絶縁膜１０６を形成し、所定の開口長及び深さで溝部１０９を形成する。次に、溝部１０９の内壁に沿ってゲート酸化膜１０７及びゲート電極１０５を成長させ、所定のゲート寸法にエッチングした後、ソース拡散領域１０２及びドレイン拡散領域１０３をＰ型の高濃度不純物イオン注入によって形成し、さらに、電界緩和領域（ピンチ抵抗層）１０４をドレイン１０３側の溝部１０９内壁にＰ型の低濃度不純物イオン注入によって形成する。電界緩和領域１０４は、ドレイン拡散領域１０３側の溝部１０９の内壁に沿うように形成される。

図６に示すような構成とすることで、ゲート電極１０５と電界緩和領域１０４が、それぞれ半導体基板１が備える溝部１０９の左右の側壁に各別に形成される。これによりソース拡散領域１０２及びドレイン拡散領域１０４の素子長をそれぞれ縮小化できるため、半導体装置全体の規模の拡大を一定程度に抑制することができる。

特開平２−１５４７６号公報

しかしながら、上記特許文献１に記載の方法による場合、段差を有した状態でゲート電極１０５を加工する必要があるため、精度良く加工することが困難となり、歩留まりが悪化する可能性がある。また、かかる段差を有したゲート電極１０５に対してコンタクト接続を行う工程も困難性を極めるため、現実的なプロセスとは言えない。

さらに、図６の構造によれば、半導体基板１０１上において、素子分離絶縁膜１０６よりも低い位置にチャネル領域が形成されることとなるため、チャネル領域端における電界緩和効果が非常に小さくなり、耐圧低下及びリークパスとなる可能性が極めて高い。

本発明は、上記の問題点に鑑み、装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供することを目的とする。

上記目的を達成するための本発明に係る半導体装置は、半導体基板上において、前記半導体基板面に平行方向に相互に離間して前記半導体基板の表面から下方に向かって形成された第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜の直上層から前記第１絶縁膜の底面の深さ位置に達するまで、前記第１絶縁膜を貫通するように前記半導体基板面に直交する深さ方向に形成される第１導電膜と、前記第２絶縁膜の直上層から前記第２絶縁膜の底面の深さ位置に達するまで、前記第１絶縁膜と対向する側の前記第２絶縁膜の外側壁に沿って前記深さ方向に形成される第２導電膜と、前記第２導電膜の底面の深さ位置から、前記第１及び第２絶縁膜に挟まれた第１領域に係る前記半導体基板上の上面位置に亘って、少なくとも前記第２導電膜の底面及び前記第１絶縁膜と対向する側の前記第２導電膜の外側壁と接触して形成される第３絶縁膜と、前記第３絶縁膜と前記第１絶縁膜に挟まれた領域において、前記第１絶縁膜の底面よりも深い位置から前記半導体基板の上面に向かってこの順に形成される、第１導電型の第１不純物拡散領域、前記第１導電型とは異なる第２導電型の第２不純物拡散領域、前記第１導電型の第３不純物拡散領域、及び前記第３不純物拡散領域より高濃度の前記第１導電型の第４不純物拡散領域と、前記半導体基板の上層に形成される層間絶縁膜と、を備えてなり、前記第１不純物拡散領域が、前記第１導電膜の底面と接触すると共に、前記第３絶縁膜を隔てて前記第２導電膜と接触することなく対向し、前記第２不純物拡散領域及び前記第３不純物拡散領域が、前記第１絶縁膜の外側壁に接触すると共に、前記第３絶縁膜を隔てて前記第２導電膜と接触することなく対向し、前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域に対して夫々電気的に接続するためのコンタクトプラグが前記層間絶縁膜を貫通して形成されることを第１の特徴とする。

本発明に係る半導体装置の上記第１の特徴構成によれば、電界緩和領域として機能する低濃度の第３不純物拡散領域が、ソース拡散領域として機能する高濃度の第４不純物拡散領域に対して半導体基板面に直交する深さ方向に隣接して形成される。これにより、半導体基板面と平行な方向への占有面積の拡大を抑制しながら、半導体装置の耐圧性を高めることができる。

そして、かかる本発明装置の構成によれば、前記第１導電膜及び前記第２導電膜の双方ともに半導体基板面に直交する深さ方向に形成される構成であるため、製造工程に際し段差を有した状態で電極の加工を必要とする従来構造とは異なり、通常の加工方法によって製造が可能である。従って、高い歩留まりを維持することが可能となる。

より具体的には、本発明に係る半導体装置の上記第１の特徴構成によれば、前記第２導電膜で構成されるゲート電極と、前記第３絶縁膜で構成されるゲート酸化膜と、前記第１不純物拡散領域で構成されるドレイン拡散領域と、前記第３及び前記第４不純物拡散領域で構成されるソース拡散領域と、前記第２不純物拡散領域で構成されるチャネル領域と、を備えるＭＯＳトランジスタを実現することができる。この構成により、半導体基板面と平行な方向への占有面積の拡大を抑制しながら、高い耐圧性能を示すＭＯＳトランジスタを実現することができる。また、チャネル領域として機能する前記第２不純物拡散領域が、第１及び第２絶縁膜に挟まれた領域（第１領域）内に形成される。このため、素子分離絶縁膜よりも低い位置にチャネル領域が形成される構成である従来構成と比較して、チャネル領域端においても高い電界緩和効果を実現することができ、高い耐圧性能を示すＭＯＳトランジスタを実現することができる。

また、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域の上層に夫々サリサイド層が形成されており、前記コンタクトプラグと前記サリサイド層が夫々接触する構成であることを第２の特徴とする。

本発明に係る半導体装置の上記第２の特徴構成によれば、各コンタクトプラグと前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域夫々との接触抵抗を低減することができる。

また、本発明に係る半導体装置は、上記第１又は第２の特徴構成に加えて、前記第１導電膜及び前記第２導電膜が、前記第１導電型にドープされたポリシリコン膜であることを第３の特徴とする。

本発明に係る半導体装置の上記第３の特徴構成によれば、前記第１及び第２導電膜を低抵抗化することができる。

また、本発明に係る半導体装置の製造方法は、上記第１〜第３の何れか一の特徴構成を有してなる半導体装置の製造方法であって、前記半導体基板上において、前記半導体基板面に平行方向に相互に離間して前記半導体基板の表面から下方に向かって形成された前記第１絶縁膜及び前記第２絶縁膜を形成して、少なくとも当該両絶縁膜に狭まれた前記第１領域を前記第２不純物拡散領域とする第１工程と、前記第１工程終了後、注入条件を変化させて前記第１導電型の低濃度イオン注入を複数回行うことにより、前記第１及び第２絶縁膜の底面よりも深い位置から当該底面よりも浅く前記半導体基板の上面よりは深い位置に亘って、少なくとも前記第１及び第２絶縁膜の底面、並びに前記第１領域内において相互に対向する前記第１及び第２絶縁膜の外側壁の一部、に接触する前記第１不純物拡散領域と、前記第１領域内において前記第１不純物拡散領域から前記第２不純物拡散領域を隔てて相互に対向する前記第１及び第２絶縁膜の外側壁の一部に接触する前記第３不純物拡散領域と、を夫々形成する第２工程と、前記第２工程終了後、所定領域をマスクした状態で前記第１及び第２絶縁膜に対してエッチング処理を施すことで、前記第１不純物拡散領域からなる底面、並びに前記第１絶縁膜で囲まれてなる内側壁で構成される第１溝部と、前記第１不純物拡散領域からなる底面、並びに一部領域が第２絶縁膜からなり他の領域が前記第１不純物拡散領域、前記第２不純物拡散領域、及び前記第３不純物拡散領域の積層構造からなる内側壁で構成される第２溝部と、を夫々形成する第３工程と、前記第３工程終了後、酸化処理を行って、少なくとも前記第２溝部の底面から前記第２溝部の内側壁の一部を構成する前記積層構造を介して前記第１領域内に係る前記半導体基板の上面に亘って前記第３絶縁膜を形成する第４工程と、前記第４工程終了後、前記第１溝部及び前記第２溝部を完全に充填するように導電性材料膜を全面に成膜した後、前記第１溝部と前記第２溝部によって挟まれた一部領域の上方位置で前記深さ方向に前記導電性材料膜を分断することで、前記第１溝部内を充填する前記第１導電膜と、前記第２溝部内を充填する前記第２導電膜とを形成する第５工程と、前記第５工程終了後、少なくとも前記第１導電膜と前記第２導電膜に挟まれた領域内に形成された前記第３絶縁膜を剥離して、前記第３不純物拡散領域を露出させる第６工程と、前記第６工程終了後、高濃度の前記第１導電型の不純物イオンを注入することで、前記第３不純物拡散領域の上面に前記第４不純物拡散領域を形成する第７工程と、前記第７工程終了後、全面に前記層間絶縁膜を形成した後、前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域の夫々に電気的に接続する前記コンタクトプラグを形成する第８工程と、を有することを第１の特徴とする。

本発明に係る半導体装置の製造方法の上記第１の特徴によれば、電界緩和領域として機能する低濃度の第３不純物拡散領域を、ソース拡散領域として機能する高濃度の第４不純物拡散領域に対して半導体基板面に直交する深さ方向に隣接して形成することができる。これにより、半導体基板面と平行な方向への占有面積の拡大を抑制しながら、半導体装置の耐圧性を高めることができる。

そして、前記第５工程において第１及び第２溝部を充填するように全面に導電性材料膜を埋め込んだ後、第１領域の一部領域の上方位置で前記深さ方向に分断することで第１及び第２導電膜が形成される。このため、従来構成のように、段差のある状態、すなわち半導体基板の基板面と平行でない方向に形成された電極に対するパターニング処理を行う必要が無く、簡易な工程で耐圧性の高い半導体装置実現が可能である。

また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第７工程が、高濃度の前記第１導電型の不純物イオンを全面に注入することで前記第１導電膜及び前記第２導電膜を前記第１導電型にドープする工程であることを第２の特徴とする。

本発明に係る半導体装置の製造方法の上記第２の特徴によれば、ソース拡散領域を形成する第４不純物拡散領域の形成と同時に、前記第１及び第２導電膜に対して不純物イオンの注入を行うことができる。これにより、工程数を増加させることなく第１及び第２導電膜を低抵抗化することができる。

また、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第４工程が、露出された前記半導体基板面の全面を酸化する工程であって、前記第４工程終了後、前記第５工程開始前に、前記第１溝部の底面に成膜された絶縁膜を剥離する工程を有することを第３の特徴とする。

また、本発明に係る半導体装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第７工程終了後、前記第８工程開始前に、全面に高融点金属膜を成膜後、熱処理を行うことで、少なくとも前記第４不純物拡散領域の上面、並びに前記第１導電膜及び前記第２導電膜の上面にサリサイド層を形成する工程を有することを第４の特徴とする。

本発明に係る半導体装置の製造方法の上記第４の特徴によれば、各コンタクトプラグと前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域夫々との接触抵抗の低減化を図ることができる。

また、本発明に係る半導体装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記第６工程が、全面に絶縁膜を成膜した後エッチバック処理を施すことで、前記第１導電膜と前記第２導電膜に挟まれた領域内に形成された前記第３絶縁膜を剥離するとともに、前記第１導電膜の外側壁並びに前記第２導電膜の外側壁に夫々サイドウォール絶縁膜を形成する工程であることを第５の特徴とする。

本発明に係る半導体装置の製造方法の上記第５の特徴によれば、工程を増加することなく、前記第６工程で形成される第４不純物拡散領域と、前記第１並びに第２導電膜とに一定の離間を確保することができる。

また、本発明に係る半導体装置の製造方法は、上記第１〜第５の何れか一の特徴に加えて、前記第１工程が、前記第１及び第２絶縁膜を形成後、少なくとも前記第１領域を含む所定の領域に前記第２導電型の低濃度イオン注入を行ってウェル領域を形成することで、前記第１領域内に前記第２不純物拡散領域を形成することを第６の特徴とする。

また、本発明に係る半導体装置の製造方法は、上記第１〜第６の何れか一の特徴に加えて、前記第１工程が、前記第１絶縁膜及び前記第２絶縁膜の形成と同時に、前記半導体基板上の前記第１絶縁膜並びに前記第２絶縁膜の形成領域の外側において素子分離絶縁膜を形成する工程であることを第７の特徴とする。

本発明に係る半導体装置の製造方法の上記第７の特徴によれば、例えばＳＴＩ法等の通常の素子分離絶縁膜形成工程を用いて周辺部の素子分離絶縁膜形成工程と同時に前記第１及び第２絶縁膜を形成することができるため、他の周辺回路の製造プロセスとの整合性を高めることができる。

また、本発明に係る半導体装置の製造方法は、上記第１〜第７の何れか一の特徴に加えて、前記第５工程において成膜される前記導電性材料膜がポリシリコン膜であることを第８の特徴とする。

本発明の構成によれば、装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置、特にはＭＯＳトランジスタを実現することができる。

以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）及びその製造方法（以下、適宜「本発明方法」と称する）の実施形態について、図１〜図６の各図を参照して説明する。

図１〜図３の各図は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に分けて図示している（紙面の都合上３図面に分けている）。また、図４は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップ＃１〜＃１６は図４に示されるフローチャートの各ステップを表すものとする。

なお、図１以下の各図に示される各概略断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。また、各工程で記載された膜厚の数値はあくまで一例であって、この値に限定されるものではない。

また、以下においては、本発明装置がＮチャネル型ＭＯＳトランジスタ素子を含む場合について説明を行うが、不純物種を替えて同様の方法で製造することにより、本発明装置をＰチャネル型ＭＯＳトランジスタ素子を含む装置とすることが可能である。

まず、図１（ａ）に示すように、Ｐ型半導体基板２上に、公知のＳＴＩ（Shallow Trench Isolation）技術を用いて、第１絶縁膜３ａ及び第２絶縁膜３ｂを深さ５００〜１５００ｎｍ程度でそれぞれ相互に離間を有して形成する（ステップ＃１）。なお、以下において、半導体基板２の所定領域にイオン注入を行う場合に、当該イオン注入が行われた領域を、イオン注入を行っていない領域と区別するために異なった名称及び符号を用いて称するが、両領域を区別しない場合には、混同の生じない範囲内で「半導体基板２」と総称する。

次に、図１（ｂ）に示すように、不純物イオン注入用のスルー酸化膜４を膜厚１０〜３０ｎｍで形成した後、Ｐ型不純物イオン（例えばＢイオン）の注入並びに熱処理を施して、ウェル領域５を形成する（ステップ＃２）。

次に、図１（ｃ）に示すように、低濃度Ｎ型不純物イオン（例えばＰイオン）を２段階に分けて注入し、熱処理を行うことで、ウェル領域５内の所定領域に低濃度不純物拡散領域７及び低濃度不純物拡散領域６をそれぞれ形成する（ステップ＃３）。なお、イオン注入条件の一例としては、５０〜２００ｋｅＶ程度の注入エネルギで低濃度不純物拡散領域７を形成し、０．８〜１．２ＭｅＶ程度の注入エネルギで低濃度不純物拡散領域６を形成する。その後、スルー酸化膜４を除去する。

ステップ＃３によって、半導体基板２上において、第１絶縁膜３ａ及び第２絶縁膜３ｂに挟まれた領域（以下、適宜「第１領域ｒ１」と記載。図１（ｃ）参照）内では、第１絶縁膜３ａの底面よりも深い位置から半導体基板の上面に向かって、順次、低濃度不純物拡散領域６、ウェル領域５、低濃度不純物拡散領域７が形成されることとなる。以下では、第１領域ｒ１内における各拡散領域を、それぞれ「第１不純物拡散領域６」、「第２不純物拡散領域５ａ」、「第３不純物拡散領域７」と記載する。なお、第２不純物拡散領域５ａは、ウェル領域５の内、第１領域ｒ１内に形成された領域に相当する。

次に、図１（ｄ）に示すように、公知のフォトリソグラフィ技術を用いて第１絶縁膜３ａ及び第２絶縁膜３ｂ上の所定領域を開口したレジスト８を形成する（ステップ＃４）。なお、レジスト８は、第１絶縁膜３ａ及び第２絶縁膜３ｂによって挟まれている半導体基板２の上面のうち、第２絶縁膜３ｂ側の基板面の一部を覆わないように形成する。すなわち、図１（ｄ）において、レジスト８によって形成される開口部１０ａ、１０ｂのうち、開口部１０ａについては、第１絶縁膜３ａの一部領域上方のみが開口されることで形成されるのに対し、開口部１０ｂについては、第２絶縁膜３ｂの一部領域及び第３不純物拡散領域７の一部領域の上方を開口して形成される。言い換えれば、本ステップ＃４によって、開口部１０ａの底面には第１絶縁膜３ａの一部が露出され、開口部１０ｂの底面には第２絶縁膜３ｂの一部及び第３不純物拡散領域７の一部が露出される。

次に、図１（ｅ）に示すように、公知のドライエッチング技術により、レジスト８によってマスクされていない領域内の両絶縁膜３ａ、３ｂをエッチングし、貫通するように開口して、第１溝部１１ａ及び第２溝部１１ｂを形成する（ステップ＃５）。その後、レジスト８を剥離する。

このとき、上述したように、ステップ＃４において開口部１０ｂを介して一部の第３不純物拡散領域７が露出されている。このため、本ステップ＃５によって、第２溝部１１ｂの内側壁において、第２絶縁膜３ｂの一部、並びに第１領域ｒ１内に形成されている半導体基板２の一部領域ｒ２が露出する。言い換えれば、第２溝部１１ｂの内側壁は、第２絶縁膜３ｂと半導体基板２（詳細には、底面側から上面側に向かって順に第１不純物拡散領域６、第２不純物拡散領域５ａ、第３不純物拡散領域７）によって形成されることとなる。

一方、ステップ＃４において開口部１０ａを介して露出されているのは第１絶縁膜３ａのみであり、半導体基板２は露出されていない。従って、本ステップ＃５によって、形成される溝部１１ａは、内側壁が第１絶縁膜３ａのみに覆われる構成となる。

すなわち、本ステップ＃５によって、第１溝部１１ａの底面、並びに第２溝部１１ｂの底面及び一部の内側面において半導体基板２が露出されることとなる。また、両絶縁膜３ａ及び３ｂに挟まれた領域以外の領域（半導体基板上における第１領域ｒ１以外の領域）についても、両絶縁膜３ａ及び３ｂの何れにも覆われていない領域には半導体基板２（ウェル領域５に相当）が露出している。

次に、図１（ｆ）に示すように、８５０〜９５０℃程度の温度条件で酸素雰囲気下とすることで、露出された半導体基板２に対して酸化を行い、膜厚２０〜５０ｎｍ程度のシリコン酸化膜を形成する（ステップ＃６）。すなわち、本ステップ＃６によって、溝部１１ａの底面にシリコン酸化膜１３ａが形成される。また、第１領域ｒ１内において露出された半導体基板２の活性領域、すなわち溝部１１ｂの底面から、溝部１１ｂの内側壁の内の半導体基板２によって形成された領域（露出された第１不純物拡散領域６、第２不純物拡散領域５ａ、及び第３不純物拡散領域７からなる積層構造）を沿って、領域ｒ１内に係る半導体基板２の上面位置に亘って、シリコン酸化膜１３ｂ（以下、適宜「第３絶縁膜１３ｂ」と称する）が形成される。さらに、両絶縁膜３ａ及び３ｂによって挟まれていない領域内における半導体基板２の上面位置において、シリコン酸化膜１３ｃが形成される。

なお、以下では、第３絶縁膜１３ｂと第２絶縁膜３ａによって挟まれた領域を、「領域ｒ３」と記載する。このとき、領域ｒ３内において、底面側から上面側に向かって順に第１不純物拡散領域６、第２不純物拡散領域５ａ、第３不純物拡散領域７が形成される。

次に、図２（ａ）に示すように、ステップ＃６で形成されたシリコン酸化膜の内、第１溝部１１ａの底面に形成されたシリコン酸化膜１３ａをエッチング除去する（ステップ＃７）。

次に、図２（ｂ）に示すように、全面に導電性材料膜１４を膜厚１００〜４００ｎｍ程度でＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により成膜する（ステップ＃８）。このとき、導電性材料膜１４の膜厚を、両溝部１１ａ及び１１ｂの孔径の１／２程度以上の膜厚とすることで、導電性材料膜１４の成膜表面の平坦性を高めることができる。なお、ここでは、本ステップで成膜する導電性材料膜としては、例えばポリシリコン膜を利用することができる。

なお、本ステップ＃８によって、第１溝部１１ａ及び第２溝部１１ｂが充填され、この結果溝構造は消滅する。このため、ステップ＃９以後において「第１溝部１１ａ」並びに「第２溝部１１ｂ」と記載した場合には、それぞれ導電性材料膜１４によって充填される前に形成されていた第１溝部１１ａ、及び第２溝部１１ｂを指すものであることを確認のために明記しておく。

次に、図２（ｃ）に示すように、公知のフォトリソグラフィ技術を用いてポリシリコン膜１４上の所定領域を開口したレジスト１５を形成する（ステップ＃９）。なお、レジスト１５は、少なくとも第１溝部１１ａ並びに第２溝部１１ｂの形成領域（図２（ａ）参照）上方を覆い、且つ、これらの溝部１１ａ及び１１ｂによって挟まれた一部領域の上方（領域ｒ４）については覆わないように形成する。

次に、図２（ｄ）に示すように、公知のドライエッチング技術により、レジスト１５によってマスクされていない領域内の導電性材料膜１４を、半導体基板２の基板面に直交する方向（以下、適宜「深さ方向」と記載）にエッチングする（ステップ＃１０）。本ステップ＃１０によって、導電性材料膜１４が、第１溝部１１ａ内を充填する第１導電膜１４ａと、溝部１１ｂ内を充填する第２導電膜１４ｂとに分断される。その後、レジスト１５を剥離する。

次に、図２（ｅ）に示すように、膜厚１００〜３００ｎｍ程度の絶縁膜１６をＣＶＤ法により全面に成膜する（ステップ＃１１）。ここでは、絶縁膜１６としてシリコン酸化膜を採用し、以下では、適宜「シリコン酸化膜１６」と記載する。

次に、図３（ａ）に示すように、シリコン酸化膜１６の全面に対してエッチバックを行うことにより、第１導電膜１４ａの外側壁にサイドウォール絶縁膜１６ａ、第２導電膜１４ｂの外側壁にサイドウォール絶縁膜１６ｂをそれぞれ形成する（ステップ＃１２）。なお、本ステップ＃１２によって、両サイドウォール絶縁膜１６ａ及び１６ｂに挟まれた領域内のシリコン酸化膜１６は完全に除去されて、当該領域内では半導体基板２（第３不純物拡散領域７）が露出する。また、本ステップ＃１１によって、両絶縁膜３ａ及び３ｂによって挟まれていない領域内に形成されていたシリコン酸化膜１６についても完全に除去されて、半導体基板２（ウェル領域５）が露出する。

次に、図３（ｂ）に示すように、ソース・ドレイン拡散領域形成用の高濃度Ｎ型不純物イオン（例えばＰイオン、Ａｓイオン等）を注入し、８００℃〜９００℃程度の温度条件下で１０〜３０分程度熱処理を施す（ステップ＃１３）。本ステップ＃１３によって、両絶縁膜３ａ及び３ｂによって挟まれていない領域内に高濃度不純物拡散領域１７ａが形成され、第３絶縁膜１３ｂと第２絶縁膜３ａによって挟まれた領域ｒ３内において露出している第３不純物拡散領域７の上面に高濃度不純物拡散領域１７ｂ（以下、「第４不純物拡散領域１７ｂ」と記載）が形成される。また、両導電膜１４ａ及び１４ｂに対しても、Ｎ型不純物イオンが注入される。

次に、図３（ｃ）に示すように、第１導電膜１４ａ及び第２導電膜１４ｂの上面にそれぞれサリサイド層１８ａ及び１８ｂを形成し、高濃度不純物拡散領域１７ａ及び第４不純物拡散領域１７ｂの上面にそれぞれサリサイド層１８ｃ及び１８ｄを形成する（ステップ＃１４）。具体的には、全面に高融点金属（Ｃｏ、Ｔｉ等）をスパッタ法によって１０〜３０ｎｍ程度成膜した後、４５０℃〜５５０℃程度の温度条件下でＲＴＡ処理（Rapid Thermal Annealing：急速熱処理）を施してシリサイド化し、その後、未反応の高融点金属膜を除去し、その後、再び６００〜８５０℃程度の温度条件下でＲＴＡ処理を施す。

次に、図３（ｄ）に示すように、全面に層間絶縁膜１９を膜厚１０００〜１５００ｎｍ程度でＣＶＤ法により成膜した後、公知のＣＭＰ法（Chemical Mechanical Polishing：化学的機械的研磨）法を用いて表面を平坦化する（ステップ＃１５）。

次に、図３（ｅ）に示すように、公知の技術により、サリサイド層１８ａ、１８ｂ１８ｄと各別に電気的に接続するようにコンタクトプラグ２１ａ、２１ｂ、２１ｄを形成した後、このコンタクトプラグ２１ａ、２１ｂ、２１ｄと各別に電気的に接続するように配線電極２２ａ、２２ｂ、２２ｄを形成する（ステップ＃１６）。

具体的には、まず、サリサイド層１８ａ、１８ｂ、１８ｄの一部領域の上方に係る層間絶縁膜１９を公知のフォトリソグラフィ技術及びエッチング技術を用いて開口した後、開口領域を完全に充填するように高融点金属で構成されるコンタクト材料膜（Ｗ等）を充填し、層間絶縁膜１９の上面が露出するまでエッチバックすることでコンタクトプラグ２１ａ、２１ｂ、２１ｄを形成する。その後、スパッタ法によって所定の電極材料膜（ＡｌＳｉ若しくはＡｌＣｕ等、又はこれらと高融点金属（Ｔｉ若しくはＴｉＮ等）との積層膜）を膜厚４００〜１０００ｎｍ程度成膜した後、所定のパターン形状でパターニング処理を行って、配線電極２２ａ、２２ｂ、２２ｄを形成する。

図５は、上記ステップ＃１〜＃１６を経て形成された本発明装置の概略平面構造図（ａ）及び概略断面構造図（ｂ）である。なお、図５（ｂ）は、図３（ｅ）と同一の図面であり、図５（ａ）は、説明の都合上一部の構成要素を省略して表記している。

図５に示されるように、半導体基板２上において、第３絶縁膜１３ｂと第１絶縁膜３ａに挟まれた領域内に第４不純物拡散領域１７ｂが形成されている。そして、この第４不純物拡散領域１７ｂに接触して、同じＮ型である第３不純物拡散領域７が形成されている。そして、この第３不純物拡散領域７の下方には第２不純物拡散領域５ａが形成されている。また、両絶縁膜３ａ及び３ｂの直下、及び第２不純物拡散領域５ａの形成領域の下方を含む領域において、第１不純物拡散領域６が形成されている。そして、この第１不純物拡散領域６に接触するように、第１絶縁膜３ａを貫通して第１導電膜１４ａが形成されている。

また、第２絶縁膜３ｂを貫通して形成される第２導電膜１４ｂは、第３絶縁膜１３ｂによって活性領域（７、５ａ、６）と隔てられている。

第３不純物拡散領域７と第１不純物拡散領域６は、共にＮ型不純物拡散領域であり、両拡散領域に挟まれた領域には、Ｐ型不純物拡散領域を示す第２不純物拡散領域５ａが形成されている。そして、この第２不純物拡散領域５ａに対して、第３絶縁膜１３ｂを隔てて第２導電膜１４ｂが形成されている。

すなわち、本発明装置によれば、ゲート電極として機能する第２導電膜１４ｂ、ゲート酸化膜として機能する第３絶縁膜１３ｂ、ソース拡散領域として機能する第４不純物拡散領域１７ｂ及び第３不純物拡散領域７、並びドレイン拡散領域として機能する第１不純物拡散領域６を備えるＭＯＳトランジスタを実現することができる。そして、第４不純物拡散領域１７ｂと電気的に接続されるサリサイド層１８ｄがソース電極として機能し、第１不純物拡散領域６と電気的に接続される第１導電膜１４ａ及びサリサイド層１８ａがドレイン電極として機能する。

本発明装置の場合、第１不純物拡散領域６及び第３不純物拡散領域７は、第４不純物拡散領域１７ｂよりも低濃度領域となるが、形成領域の幅及び深さを十分に確保することができる点で、第１不純物拡散領域６側の方が、電界緩和領域としての機能を十分に発揮することができる。従って、電界緩和機能を発揮するドレイン拡散領域を第１不純物拡散領域６とし、第３不純物拡散領域７をソース拡散領域とするＭＯＳトランジスタが実現される。即ち、即ち、本発明装置においては、図５（ｂ）に示すように、上下が非対称に構成されているため、ドレイン拡散領域とソース拡散領域とを入れ替えることができない構造である。

本発明装置のような構造とすることで、ステップ＃３に係るイオン注入工程における注入条件を適宜変更することにより、電界緩和領域としての第１不純物拡散領域６の形成幅、深さ、及び濃度を自由に選択することができるため、製造時の自由度が向上する。言い換えれば、耐圧性や寸法等の制約条件に応じたＭＯＳトランジスタを自在に実現することができる。

本発明装置は、電界緩和領域として機能する低濃度の不純物拡散領域６及び７を半導体基板２の基板面に直交する方向（深さ方向）に配列するとともに、第１不純物拡散領域７に接触して高濃度の第４不純物拡散領域１７ｂを形成する。これにより、第４不純物拡散領域１７ｂ及び第３不純物拡散領域７、並びに第１不純物拡散領域６によってソース・ドレイン対を形成するとともに、第１及び第３不純物拡散領域が低濃度領域で形成されることで電界緩和機能も奏することができる。そして、このソース・ドレイン対と、これらに挟まれる位置に形成される第２不純物拡散領域５ａに対してゲート酸化膜として機能する第３絶縁膜１３ｂを隔てて対向するように基板２の深さ方向にゲート電極として機能する第２導電膜１４ｂを形成することで、基板２に平行な方向への占有面積の拡大を抑制することができる。

また、ゲート電極を構成する第２導電膜１４ｂの形成に際しては、図２（ｄ）及びステップ＃１０に示すように、半導体基板２の基板面に直交する方向にエッチング処理を行うことで形成できる。従って、上記特許文献１に記載のように、段差のある状態、すなわち、半導体基板２の基板面と平行でない方向に形成された電極に対するパターニング処理を行う必要が無いため、簡易な工程で実現が可能である。さらに、各電極とのコンタクト接続を行うに際しても、図３（ｅ）に示すように、半導体基板２の基板面に平行に形成されたサリサイド層と接触するように通常のコンタクトプラグ形成工程によってコンタクトプラグを形成すれば良く、特許文献１に記載のように、半導体基板２の基板面と平行でない方向に形成された電極に対してコンタクト接続を行う必要がない。これにより、簡易な工程のみによって高耐圧トランジスタを含む半導体装置を実現することができる。

さらに、本発明装置によれば、チャネル領域（第２不純物拡散領域５ａ）が、素子分離絶縁膜と同様の工程により形成される両絶縁膜３ａ及び３ｂに挟まれた領域に形成される。このため、素子分離絶縁膜よりも低い位置にチャネル領域が形成される構成である特許文献１と比較して、チャネル領域端においても高い電界緩和効果を実現することができ、高い耐圧性能を示すトランジスタを実現することができる。

また、ステップ＃１３に係る高濃度不純物イオン注入工程によって、半導体基板２のみならず両導電膜１４ａ及び１４ｂにも高濃度不純物イオンが注入される（図３（ｂ）参照）。これにより、第４不純物拡散領域１７ｂの形成と同時に両導電膜１４ａ及び１４ｂの低抵抗化が図られる。更には、両導電膜１４ａ及び１４ｂ、並びに第４不純物拡散領域１７ｂの上面にサリサイド層が形成されることで、コンタクト抵抗の低抵抗化が図られる。

以下に別実施形態につき、説明する。

〈１〉 上述した実施形態において、ステップ＃８で成膜する導電性材料膜（ゲート電極材料となる材料膜）をポリシリコン膜１４として説明したが、当該工程で成膜する材料膜としては、ゲート電極膜として利用可能な材料膜であればポリシリコン膜に限定されるものではない。

〈２〉 上述した実施形態において、ステップ＃３によって形成される不純物拡散領域６及び７を何れも低濃度不純物拡散領域であるとして説明をしたが、少なくとも不純物拡散領域７が低濃度であれば電界緩和効果を実現することができる。しかし、高い耐圧性能を実現するためには、上記実施形態のように、両拡散領域とも低濃度の不純物拡散領域で実現することが好ましい。

〈３〉 上述した実施形態において、第１不純物拡散領域６は、両絶縁膜３ａ及び３ｂの直下を含む領域に形成される構成としたが（図５（ｂ）参照）、少なくとも第１絶縁膜３ａの直下並びに第３絶縁膜１３ｂの直下を含む領域に形成されていれば良い。言い換えれば、ステップ＃５に係る溝部領域形成工程において、残存する第２絶縁膜３ｂの直下には形成されずに、第２溝部１１ｂの直下に第１不純物拡散領域６が形成される構成であっても構わない。

〈４〉 上述した実施形態において、第３不純物拡散領域７と第１不純物拡散領域６に挟まれたチャネル領域（第２不純物拡散領域５ａ）が、ウェル領域５によって実現されるものとしたが、半導体基板の導電型を利用してチャネル領域を構成することも可能である。すなわち、半導体基板２がＰ型基板であって、この基板の導電型を利用してチャネル領域を実現する場合には、ステップ＃２に係るウェル注入工程が不要となる。

本発明に係る半導体装置の製造方法の工程毎の概略断面構造図（１） 本発明に係る半導体装置の製造方法の工程毎の概略断面構造図（２） 本発明に係る半導体装置の製造方法の工程毎の概略断面構造図（３） 本発明に係る可変抵抗素子の製造方法に係る製造工程を示すフローチャート 本発明に係る半導体装置の概略構造図 従来の高耐圧トランジスタ素子の概略断面構造図

符号の説明

２： 半導体基板
３ａ： 第１絶縁膜
３ｂ： 第２絶縁膜
４： スルー酸化膜
５： ウェル領域
５ａ： 第２不純物拡散領域
６： 第１不純物拡散領域（低濃度不純物拡散領域）
７： 第３不純物拡散領域（低濃度不純物拡散領域）
８： レジスト
１０ａ、１０ｂ： レジストの開口部
１１ａ： 第１溝部
１１ｂ： 第２溝部
１３ａ： シリコン酸化膜
１３ｂ： 第３絶縁膜（シリコン酸化膜）
１３ｃ： シリコン酸化膜
１４： 導電性材料膜
１４ａ： 第１導電膜
１４ｂ： 第２導電膜
１５： レジスト
１６： シリコン酸化膜
１６ａ、１６ｂ： サイドウォール絶縁膜
１７ａ： 高濃度不純物拡散領域
１７ｂ： 第４不純物拡散領域（高濃度不純物拡散領域）
１８ａ、１８ｂ、１８ｃ、１８ｄ： サリサイド層
１９： 層間絶縁膜
２１ａ、２１ｂ、２１ｄ： コンタクトプラグ
２２ａ、２２ｂ、２２ｄ： 配線電極
ｒ１： 第１領域
ｒ２、ｒ３： 領域
１０１： 半導体基板
１０２： ソース拡散領域
１０３： ドレイン拡散領域
１０４： 電界緩和領域
１０５： ゲート電極
１０６： 素子分離絶縁膜
１０７： ゲート酸化膜
１０９： 溝部

Claims (11)

1. 半導体基板上において、前記半導体基板面に平行方向に相互に離間して前記半導体基板の表面から下方に向かって形成された第１絶縁膜及び第２絶縁膜と、
   前記第１絶縁膜の直上層から前記第１絶縁膜の底面の深さ位置に達するまで、前記第１絶縁膜を貫通するように前記半導体基板面に直交する深さ方向に形成される第１導電膜と、
   前記第２絶縁膜の直上層から前記第２絶縁膜の底面の深さ位置に達するまで、前記第１絶縁膜と対向する側の前記第２絶縁膜の外側壁に沿って前記深さ方向に形成される第２導電膜と、
   前記第２導電膜の底面の深さ位置から、前記第１及び第２絶縁膜に挟まれた第１領域に係る前記半導体基板上の上面位置に亘って、少なくとも前記第２導電膜の底面及び前記第１絶縁膜と対向する側の前記第２導電膜の外側壁と接触して形成される第３絶縁膜と、
   前記第３絶縁膜と前記第１絶縁膜に挟まれた領域において、前記第１絶縁膜の底面よりも深い位置から前記半導体基板の上面に向かってこの順に形成される、第１導電型の第１不純物拡散領域、前記第１導電型とは異なる第２導電型の第２不純物拡散領域、前記第１導電型の第３不純物拡散領域、及び前記第３不純物拡散領域より高濃度の前記第１導電型の第４不純物拡散領域と、
   前記半導体基板の上層に形成される層間絶縁膜と、を備えてなり、
   前記第１不純物拡散領域が、前記第１導電膜の底面と接触すると共に、前記第３絶縁膜を隔てて前記第２導電膜と接触することなく対向し、
   前記第２不純物拡散領域及び前記第３不純物拡散領域が、前記第１絶縁膜の外側壁に接触すると共に、前記第３絶縁膜を隔てて前記第２導電膜と接触することなく対向し、
   前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域に対して夫々電気的に接続するためのコンタクトプラグが前記層間絶縁膜を貫通して形成されることを特徴とする半導体装置。
2. 前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域の上層に夫々サリサイド層が形成されており、
   前記コンタクトプラグと前記サリサイド層が夫々接触する構成であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電膜及び前記第２導電膜が、前記第１導電型にドープされたポリシリコン膜であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 請求項１〜３の何れか１項に記載の半導体装置の製造方法であって、
   前記半導体基板上において、前記半導体基板面に平行方向に相互に離間して前記半導体基板の表面から下方に向かって形成された前記第１絶縁膜及び前記第２絶縁膜を形成して、少なくとも当該両絶縁膜に狭まれた前記第１領域を前記第２不純物拡散領域とする第１工程と、
   前記第１工程終了後、注入条件を変化させて前記第１導電型の低濃度イオン注入を複数回行うことにより、前記第１及び第２絶縁膜の底面よりも深い位置から当該底面よりも浅く前記半導体基板の上面よりは深い位置に亘って、少なくとも前記第１及び第２絶縁膜の底面、並びに前記第１領域内において相互に対向する前記第１及び第２絶縁膜の外側壁の一部、に接触する前記第１不純物拡散領域と、前記第１領域内において前記第１不純物拡散領域から前記第２不純物拡散領域を隔てて相互に対向する前記第１及び第２絶縁膜の外側壁の一部に接触する前記第３不純物拡散領域と、を夫々形成する第２工程と、
   前記第２工程終了後、所定領域をマスクした状態で前記第１及び第２絶縁膜に対してエッチング処理を施すことで、前記第１不純物拡散領域からなる底面、並びに前記第１絶縁膜で囲まれてなる内側壁で構成される第１溝部と、前記第１不純物拡散領域からなる底面、並びに一部領域が第２絶縁膜からなり他の領域が前記第１不純物拡散領域、前記第２不純物拡散領域、及び前記第３不純物拡散領域の積層構造からなる内側壁で構成される第２溝部と、を夫々形成する第３工程と、
   前記第３工程終了後、酸化処理を行って、少なくとも前記第２溝部の底面から前記第２溝部の内側壁の一部を構成する前記積層構造を介して前記第１領域内に係る前記半導体基板の上面に亘って前記第３絶縁膜を形成する第４工程と、
   前記第４工程終了後、前記第１溝部及び前記第２溝部を完全に充填するように導電性材料膜を全面に成膜した後、前記第１溝部と前記第２溝部によって挟まれた一部領域の上方位置で前記深さ方向に前記導電性材料膜を分断することで、前記第１溝部内を充填する前記第１導電膜と、前記第２溝部内を充填する前記第２導電膜とを形成する第５工程と、
   前記第５工程終了後、少なくとも前記第１導電膜と前記第２導電膜に挟まれた領域内に形成された前記第３絶縁膜を剥離して、前記第３不純物拡散領域を露出させる第６工程と、
   前記第６工程終了後、高濃度の前記第１導電型の不純物イオンを注入することで、前記第３不純物拡散領域の上面に前記第４不純物拡散領域を形成する第７工程と、
   前記第７工程終了後、全面に前記層間絶縁膜を形成した後、前記第１導電膜、前記第２導電膜、及び前記第４不純物拡散領域の夫々に電気的に接続する前記コンタクトプラグを形成する第８工程と、を有することを特徴とする半導体装置の製造方法。
5. 前記第７工程が、高濃度の前記第１導電型の不純物イオンを全面に注入することで前記第１導電膜及び前記第２導電膜を前記第１導電型にドープする工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第４工程が、露出された前記半導体基板面の全面を酸化する工程であって、
   前記第４工程終了後、前記第５工程開始前に、前記第１溝部の底面に成膜された絶縁膜を剥離する工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
7. 前記第７工程終了後、前記第８工程開始前に、全面に高融点金属膜を成膜後、熱処理を行うことで、少なくとも前記第４不純物拡散領域の上面、並びに前記第１導電膜及び前記第２導電膜の上面にサリサイド層を形成する工程を有することを特徴とする請求項４〜６の何れか１項に記載の半導体装置の製造方法。
8. 前記第６工程が、全面に絶縁膜を成膜した後エッチバック処理を施すことで、前記第１導電膜の外側壁並びに前記第２導電膜の外側壁に夫々サイドウォール絶縁膜を形成するとともに、当該両サイドウォール絶縁膜に挟まれた領域内の前記第３絶縁膜を剥離する工程であることを特徴とする請求項４〜７の何れか１項に記載の半導体装置の製造方法。
9. 前記第１工程が、前記第１及び第２絶縁膜を形成後、少なくとも前記第１領域を含む所定の領域に前記第２導電型の低濃度イオン注入を行ってウェル領域を形成することで、前記第１領域内に前記第２不純物拡散領域を形成することを特徴とする請求項４〜８の何れか１項に記載の半導体装置の製造方法。
10. 前記第１工程が、前記第１絶縁膜及び前記第２絶縁膜の形成と同時に、前記半導体基板上の前記第１絶縁膜並びに前記第２絶縁膜の形成領域の外側において素子分離絶縁膜を形成する工程であることを特徴とする請求項４〜９の何れか１項に記載の半導体装置の製造方法。
11. 前記第５工程において成膜される前記導電性材料膜がポリシリコン膜であることを特徴とする請求項５〜１０の何れか１項に記載の半導体装置の製造方法。

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