JPH09129873A - 埋込ゲート構造ｍｏｓトランジスタ及びその製造方法 - Google Patents
埋込ゲート構造ｍｏｓトランジスタ及びその製造方法Info
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- JPH09129873A JPH09129873A JP28518795A JP28518795A JPH09129873A JP H09129873 A JPH09129873 A JP H09129873A JP 28518795 A JP28518795 A JP 28518795A JP 28518795 A JP28518795 A JP 28518795A JP H09129873 A JPH09129873 A JP H09129873A
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Abstract
(57)【要約】
【課題】ＳＯＩ構造に類似し、ＳＯＩ構造の長所を持つ
ＭＯＳトランジスタ及びその製造方法を提供する。 【解決手段】半導体基板に埋め込まれた複数の埋込絶縁
領域２１と、これらの埋込絶縁領域に挟まれた領域にチ
ャネルが基板の表面に対して垂直方向に形成されるよう
に埋め込まれたゲート電極３１及びゲート絶縁膜２２
と、それぞれソース・ドレイン領域として、基板に形成
された上層の不純物拡散層１１と下層の不純物拡散層１
２とを具備する縦型構造とする。
ＭＯＳトランジスタ及びその製造方法を提供する。 【解決手段】半導体基板に埋め込まれた複数の埋込絶縁
領域２１と、これらの埋込絶縁領域に挟まれた領域にチ
ャネルが基板の表面に対して垂直方向に形成されるよう
に埋め込まれたゲート電極３１及びゲート絶縁膜２２
と、それぞれソース・ドレイン領域として、基板に形成
された上層の不純物拡散層１１と下層の不純物拡散層１
２とを具備する縦型構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極が基板
に埋め込まれ、基板の垂直方向にチャネルが形成される
ＭＯＳトランジスタ及びその製造方法に関する。
に埋め込まれ、基板の垂直方向にチャネルが形成される
ＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの構造は、図
３（ａ）に示すように、半導体基板１０面にゲート絶縁
膜２１を介してゲート電極３１が形成され、基板にはソ
ース・ドレイン領域１１、１２が形成されている。
３（ａ）に示すように、半導体基板１０面にゲート絶縁
膜２１を介してゲート電極３１が形成され、基板にはソ
ース・ドレイン領域１１、１２が形成されている。
【０００３】このようなＭＯＳトランジスタに比較し
て、図３（ｂ）に示すような絶縁層の上に設けた半導体
領域１０にトランジスタを形成したＳＯＩ（Silicon on
Insulator）構造のＭＯＳトランジスタは、その構造
上、寄生（浮遊）容量を小さくすることができ、低消費
電力、高速であり、放射線に強い、ラッチアップが起こ
らないなどの特長を有する。
て、図３（ｂ）に示すような絶縁層の上に設けた半導体
領域１０にトランジスタを形成したＳＯＩ（Silicon on
Insulator）構造のＭＯＳトランジスタは、その構造
上、寄生（浮遊）容量を小さくすることができ、低消費
電力、高速であり、放射線に強い、ラッチアップが起こ
らないなどの特長を有する。
【０００４】ＳＯＩ構造を形成する場合、絶縁層の上に
単結晶の例えばシリコンを形成することは困難である。
このため、従来、シリコン基板に酸素をイオン注入する
ことにより、絶縁層２０を形成したり、片面に絶縁領域
を形成したシリコン基板ともう一つのシリコン基板とを
貼り合わせる方法が採用されている。
単結晶の例えばシリコンを形成することは困難である。
このため、従来、シリコン基板に酸素をイオン注入する
ことにより、絶縁層２０を形成したり、片面に絶縁領域
を形成したシリコン基板ともう一つのシリコン基板とを
貼り合わせる方法が採用されている。
【０００５】しかしながら、イオン注入による方法で
は、任意の形状の素子分離が困難であるという問題があ
る。また、張り合わせによる方法では、従来にない製造
工程を必要とし、コストが割高になるという問題があ
る。本発明は、上記事情に鑑みなされたもので、ＳＯＩ
構造に類似し、ＳＯＩ構造の長所を持つＭＯＳトランジ
スタ及びその製造方法を提供することを目的とする。
は、任意の形状の素子分離が困難であるという問題があ
る。また、張り合わせによる方法では、従来にない製造
工程を必要とし、コストが割高になるという問題があ
る。本発明は、上記事情に鑑みなされたもので、ＳＯＩ
構造に類似し、ＳＯＩ構造の長所を持つＭＯＳトランジ
スタ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の埋込ゲート構造ＭＯＳトランジスタ及
びその製造方法を提供する。 （１）半導体基板に埋め込まれた複数の埋込絶縁領域
と、これらの埋込絶縁領域に挟まれた領域にチャネルが
基板の表面に対して垂直方向に形成されるように埋め込
まれたゲート電極及びゲート絶縁膜と、それぞれソース
・ドレイン領域として、基板に形成された上層の不純物
拡散層と下層の不純物拡散層とを具備することを特徴と
する埋込ゲート構造ＭＯＳトランジスタ。 （２）ゲート絶縁膜と埋込絶縁領域との間隔をチャネル
が形成されるために必要な距離とした上記（１）記載の
埋込ゲート構造ＭＯＳトランジスタ。 （３）半導体基板に上層の不純物拡散層と下層の不純物
拡散層とを導入することによりソース・ドレイン領域を
形成する工程と、素子分離のための複数の埋込絶縁領域
を半導体基板に埋め込む工程と、ゲート電極用のホール
を形成する工程と、該ホールの内壁にゲート絶縁膜を形
成する工程と、該ホールを導電性材料で埋め込む工程と
を有することを特徴とする埋込ゲート構造ＭＯＳトラン
ジスタの製造方法。 （４）埋込絶縁領域を形成する際、半導体基板に絶縁用
ホールを形成し、その絶縁用ホールに対して斜めにイオ
ン注入する上記（３）記載の埋込構造ＭＯＳトランジス
タの製造方法。 （５）ゲート電極用のホールを形成した後、このホール
に対して斜めにイオン注入する上記（３）記載の埋込構
造ＭＯＳトランジスタの製造方法。
成するため、次の埋込ゲート構造ＭＯＳトランジスタ及
びその製造方法を提供する。 （１）半導体基板に埋め込まれた複数の埋込絶縁領域
と、これらの埋込絶縁領域に挟まれた領域にチャネルが
基板の表面に対して垂直方向に形成されるように埋め込
まれたゲート電極及びゲート絶縁膜と、それぞれソース
・ドレイン領域として、基板に形成された上層の不純物
拡散層と下層の不純物拡散層とを具備することを特徴と
する埋込ゲート構造ＭＯＳトランジスタ。 （２）ゲート絶縁膜と埋込絶縁領域との間隔をチャネル
が形成されるために必要な距離とした上記（１）記載の
埋込ゲート構造ＭＯＳトランジスタ。 （３）半導体基板に上層の不純物拡散層と下層の不純物
拡散層とを導入することによりソース・ドレイン領域を
形成する工程と、素子分離のための複数の埋込絶縁領域
を半導体基板に埋め込む工程と、ゲート電極用のホール
を形成する工程と、該ホールの内壁にゲート絶縁膜を形
成する工程と、該ホールを導電性材料で埋め込む工程と
を有することを特徴とする埋込ゲート構造ＭＯＳトラン
ジスタの製造方法。 （４）埋込絶縁領域を形成する際、半導体基板に絶縁用
ホールを形成し、その絶縁用ホールに対して斜めにイオ
ン注入する上記（３）記載の埋込構造ＭＯＳトランジス
タの製造方法。 （５）ゲート電極用のホールを形成した後、このホール
に対して斜めにイオン注入する上記（３）記載の埋込構
造ＭＯＳトランジスタの製造方法。
【０００７】本発明のＭＯＳトランジスタは、基板に埋
め込まれた埋込絶縁領域に挟まれた領域に形成されてお
り、ゲート電極が基板に埋め込められ、基板面と垂直方
向にチャネルが形成される縦型構造である。このため、
ゲート電極を基板から絶縁するゲート絶縁膜と埋込絶縁
領域とを可及的に接近させることが可能であり、いわゆ
るフローティング領域を可及的に狭くすることができる
ので、ＳＯＩ構造と類似した構造とすることができる。
め込まれた埋込絶縁領域に挟まれた領域に形成されてお
り、ゲート電極が基板に埋め込められ、基板面と垂直方
向にチャネルが形成される縦型構造である。このため、
ゲート電極を基板から絶縁するゲート絶縁膜と埋込絶縁
領域とを可及的に接近させることが可能であり、いわゆ
るフローティング領域を可及的に狭くすることができる
ので、ＳＯＩ構造と類似した構造とすることができる。
【０００８】従って、ＳＯＩ構造の長所、即ち、寄生
（浮遊）容量を小さくすることができ、低消費電力、高
速であり、放射線に強いという特長を有すると共に、縦
型構造であるので、小型化、高集積化が可能である。か
かるＭＯＳトランジスタを製造する工程において、素子
分離のための埋込絶縁領域を形成する際、あるいはゲー
ト電極を形成する際に、それぞれホールを形成した後、
このホールに斜めイオン注入を行うことにより、ゲート
絶縁膜と埋込絶縁領域との間の領域の垂直方向に不純物
を導入することができ、しきい値電圧の調整などを行う
ことができる。
（浮遊）容量を小さくすることができ、低消費電力、高
速であり、放射線に強いという特長を有すると共に、縦
型構造であるので、小型化、高集積化が可能である。か
かるＭＯＳトランジスタを製造する工程において、素子
分離のための埋込絶縁領域を形成する際、あるいはゲー
ト電極を形成する際に、それぞれホールを形成した後、
このホールに斜めイオン注入を行うことにより、ゲート
絶縁膜と埋込絶縁領域との間の領域の垂直方向に不純物
を導入することができ、しきい値電圧の調整などを行う
ことができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明する。図１（ａ）〜（ｅ）は、それぞれ
本発明の埋込ゲート構造ＭＯＳトランジスタの一例を示
す断面図である。
て具体的に説明する。図１（ａ）〜（ｅ）は、それぞれ
本発明の埋込ゲート構造ＭＯＳトランジスタの一例を示
す断面図である。
【００１０】図１（ａ）の埋込ＭＯＳトランジスタ１
は、半導体基板１０に、ソース領域としての表面不純物
拡散層１１と、ドレイン領域としての下層不純物拡散層
１２が形成されており、これらの拡散層を分断するよう
に素子分離用の埋込絶縁領域２１が、基板に対し垂直方
向に形成されている。また、これらの埋込絶縁領域２１
間の領域には、ゲート電極３１が、表面不純物拡散層１
１と下層不純物拡散層１２とを連絡するように、基板１
０に対して垂直方向で、一方の埋込絶縁領域２１に接し
て形成され、更にこのゲート電極３１と基板１０とを絶
縁するゲート絶縁膜２２がゲート電極３１を被覆してい
る。
は、半導体基板１０に、ソース領域としての表面不純物
拡散層１１と、ドレイン領域としての下層不純物拡散層
１２が形成されており、これらの拡散層を分断するよう
に素子分離用の埋込絶縁領域２１が、基板に対し垂直方
向に形成されている。また、これらの埋込絶縁領域２１
間の領域には、ゲート電極３１が、表面不純物拡散層１
１と下層不純物拡散層１２とを連絡するように、基板１
０に対して垂直方向で、一方の埋込絶縁領域２１に接し
て形成され、更にこのゲート電極３１と基板１０とを絶
縁するゲート絶縁膜２２がゲート電極３１を被覆してい
る。
【００１１】この場合、ソース１１とドレイン１２は入
れ替えることも可能である。また、Ｎ型トランジスタで
は、図１（ｃ）に示すように、ソース・ドレイン領域と
してそれぞれＮ型不純物拡散層１１Ｎ、１２ＮがＰ型基
板１０Ｐに形成され、Ｐ型トランジスタでは、図１
（ｄ）に示すように、ソース・ドレイン領域としてそれ
ぞれＰ型不純物拡散層１１Ｐ、１２ＰがＮ型基板１０Ｎ
に形成される。
れ替えることも可能である。また、Ｎ型トランジスタで
は、図１（ｃ）に示すように、ソース・ドレイン領域と
してそれぞれＮ型不純物拡散層１１Ｎ、１２ＮがＰ型基
板１０Ｐに形成され、Ｐ型トランジスタでは、図１
（ｄ）に示すように、ソース・ドレイン領域としてそれ
ぞれＰ型不純物拡散層１１Ｐ、１２ＰがＮ型基板１０Ｎ
に形成される。
【００１２】上記埋込ゲート構造ＭＯＳトランジスタ１
のチャネル領域は、ゲート絶縁膜２２と埋込絶縁領域２
１の間の領域に形成され、基板面に対し垂直方向であ
る。チャネルが埋込絶縁領域近傍領域に形成されること
から、本発明の埋込ゲート構造ＭＯＳトランジスタ１
は、ＳＯＩ構造に近似した構造となる。このため、図１
（ｂ）に示すようなゲート絶縁膜２２と埋込絶縁領域２
１との間隔Ｌを狭くして、チャネル領域が空乏化される
ために必要な距離にすることが可能である。従って、寄
生（浮遊）容量を小さくすることができ、低消費電力、
高速であり、放射線に強いというＳＯＩ構造の特長を与
えることができる。これを実現するためには、ゲート絶
縁膜２２と埋込絶縁領域２１との間隔Ｌとしては、０．
１μｍ以下程度が適当である。
のチャネル領域は、ゲート絶縁膜２２と埋込絶縁領域２
１の間の領域に形成され、基板面に対し垂直方向であ
る。チャネルが埋込絶縁領域近傍領域に形成されること
から、本発明の埋込ゲート構造ＭＯＳトランジスタ１
は、ＳＯＩ構造に近似した構造となる。このため、図１
（ｂ）に示すようなゲート絶縁膜２２と埋込絶縁領域２
１との間隔Ｌを狭くして、チャネル領域が空乏化される
ために必要な距離にすることが可能である。従って、寄
生（浮遊）容量を小さくすることができ、低消費電力、
高速であり、放射線に強いというＳＯＩ構造の特長を与
えることができる。これを実現するためには、ゲート絶
縁膜２２と埋込絶縁領域２１との間隔Ｌとしては、０．
１μｍ以下程度が適当である。
【００１３】本埋込ゲート構造ＭＯＳトランジスタは、
チャネルが垂直方向であるので、プレーナ型ＭＯＳトラ
ンジスタが、微細化を進めてチャネル長が短くなると、
ホットエレクトロン効果やパンチスルー等の問題が生じ
るのに対し、最適のチャネル長を維持したまま微細化が
可能である。このため、ゲート長は、０．３５〜０．５
μｍ程度とすることが好ましい。
チャネルが垂直方向であるので、プレーナ型ＭＯＳトラ
ンジスタが、微細化を進めてチャネル長が短くなると、
ホットエレクトロン効果やパンチスルー等の問題が生じ
るのに対し、最適のチャネル長を維持したまま微細化が
可能である。このため、ゲート長は、０．３５〜０．５
μｍ程度とすることが好ましい。
【００１４】上記例では、ゲート電極３１を一方の埋込
絶縁領域２１に接する状態としているが、これに限ら
ず、例えば図１（ｅ）に示すように、ゲート電極３１を
埋込絶縁領域２１間の中心部に設け、ゲート電極３１の
両側面にチャネルが形成されるような構造とすることも
可能である。
絶縁領域２１に接する状態としているが、これに限ら
ず、例えば図１（ｅ）に示すように、ゲート電極３１を
埋込絶縁領域２１間の中心部に設け、ゲート電極３１の
両側面にチャネルが形成されるような構造とすることも
可能である。
【００１５】このような埋込ゲート電極構造ＭＯＳトラ
ンジスタを製造する方法について、図２で説明する。ま
ず、図２（ａ）に示すように、イオン注入工程などによ
り、基板１０にソース（ドレイン）となる表面不純物拡
散層１１とドレイン（ソース）となる下層不純物拡散層
１２とを形成する。この場合、表面不純物拡散層１１お
よび、下層不純物拡散層１２は１．０×１０20〜１．０
×１０22ｃｍ-3となる様イオン注入を行う。
ンジスタを製造する方法について、図２で説明する。ま
ず、図２（ａ）に示すように、イオン注入工程などによ
り、基板１０にソース（ドレイン）となる表面不純物拡
散層１１とドレイン（ソース）となる下層不純物拡散層
１２とを形成する。この場合、表面不純物拡散層１１お
よび、下層不純物拡散層１２は１．０×１０20〜１．０
×１０22ｃｍ-3となる様イオン注入を行う。
【００１６】次に、図２（ｂ）に示すように、これらの
不純物拡散層１１、１２を分断するように、垂直方向に
エッチングなどの方法により、埋込絶縁領域用の第１ホ
ール１Ｈを形成する。このエッチングは、例えばＲＩＥ
（Reactive Ion Etching）、あるいは（１００）面を表
面とするウエハを用いれば、化学的エッチングにより垂
直方向のホールを形成することができる。これらの第１
ホールを形成する間隔は、上記図１（ｂ）に示したよう
な間隔Ｌを考慮して決定する。
不純物拡散層１１、１２を分断するように、垂直方向に
エッチングなどの方法により、埋込絶縁領域用の第１ホ
ール１Ｈを形成する。このエッチングは、例えばＲＩＥ
（Reactive Ion Etching）、あるいは（１００）面を表
面とするウエハを用いれば、化学的エッチングにより垂
直方向のホールを形成することができる。これらの第１
ホールを形成する間隔は、上記図１（ｂ）に示したよう
な間隔Ｌを考慮して決定する。
【００１７】そして、第１ホール１Ｈのトランジスタ形
成側の壁面に斜めイオン注入を行う。これにより、チャ
ネル領域の下方に不純物を導入し、パンチスルー等を防
止することができる。この工程は、場合により省略可能
である。その後、図２（ｄ）に示すように、デポジショ
ンなどの方法により、第１ホール１Ｈを絶縁材料で埋め
込み、埋込絶縁領域２１を形成する。なお、ソース・ド
レイン用の不純物拡散層１１、１２の形成は、この埋込
絶縁領域２１を形成した後でも良い。
成側の壁面に斜めイオン注入を行う。これにより、チャ
ネル領域の下方に不純物を導入し、パンチスルー等を防
止することができる。この工程は、場合により省略可能
である。その後、図２（ｄ）に示すように、デポジショ
ンなどの方法により、第１ホール１Ｈを絶縁材料で埋め
込み、埋込絶縁領域２１を形成する。なお、ソース・ド
レイン用の不純物拡散層１１、１２の形成は、この埋込
絶縁領域２１を形成した後でも良い。
【００１８】次に、図２（ｅ）に示すように、埋込絶縁
層２１に接触する位置で、下層拡散層領域１２に接触す
る程度の深さで、ゲート電極用の第２ホール２Ｈを、エ
ッチングなどにより形成する。この場合、ホールの幅は
埋込絶縁領域との間隔を考慮して決定する。
層２１に接触する位置で、下層拡散層領域１２に接触す
る程度の深さで、ゲート電極用の第２ホール２Ｈを、エ
ッチングなどにより形成する。この場合、ホールの幅は
埋込絶縁領域との間隔を考慮して決定する。
【００１９】そして、図２（ｆ）に示すように、第２ホ
ールのチャネルが形成される側の側壁に対して斜めイオ
ン注入を行う。これにより、チャネル形成領域に不純物
拡散層を形成し、しきい値電圧の調整などを行うことが
できる。このイオン注入工程も省略可能であり、次の工
程のゲート酸化膜形成後に行っても良い。
ールのチャネルが形成される側の側壁に対して斜めイオ
ン注入を行う。これにより、チャネル形成領域に不純物
拡散層を形成し、しきい値電圧の調整などを行うことが
できる。このイオン注入工程も省略可能であり、次の工
程のゲート酸化膜形成後に行っても良い。
【００２０】その後、図２（ｇ）に示すように、例えば
酸化工程などにより第２ホール２Ｈの内面にゲート酸化
膜２２を形成する。最後に、酸化膜２２が内面に形成さ
れた第２ホール２Ｈをデポジションなどの方法により電
極材料を埋め込み、ゲート電極３１を形成し、図１に示
した埋込ゲート電極構造ＭＯＳトランジスタ１を得るこ
とができる。
酸化工程などにより第２ホール２Ｈの内面にゲート酸化
膜２２を形成する。最後に、酸化膜２２が内面に形成さ
れた第２ホール２Ｈをデポジションなどの方法により電
極材料を埋め込み、ゲート電極３１を形成し、図１に示
した埋込ゲート電極構造ＭＯＳトランジスタ１を得るこ
とができる。
【００２１】
【発明の効果】本発明の埋込電極構造ＭＯＳトランジス
タは、消費電力が小さく、高速化が可能である上、小型
化が可能である。また、本発明の埋込構造ＭＯＳトラン
ジスタの製造方法によれば、かかるＭＯＳトランジスタ
を確実に得ることができる。
タは、消費電力が小さく、高速化が可能である上、小型
化が可能である。また、本発明の埋込構造ＭＯＳトラン
ジスタの製造方法によれば、かかるＭＯＳトランジスタ
を確実に得ることができる。
【図１】（ａ）〜（ｅ）は、本発明の埋込電極構造ＭＯ
Ｓトランジスタの例示を示すそれぞれ断面図である。
Ｓトランジスタの例示を示すそれぞれ断面図である。
【図２】（ａ）〜（ｈ）は、本発明の埋込電極構造ＭＯ
Ｓトランジスタの製造工程の一例を示すフローチャート
である。
Ｓトランジスタの製造工程の一例を示すフローチャート
である。
【図３】従来のＭＯＳトランジスタの構造の一例を示す
断面図である。
断面図である。
１ 埋込電極構造ＭＯＳトランジ
スタ １Ｈ 第１ホール ２Ｈ 第２ホール １０ 基板 １１ ソース １２ ドレイン ２１ 埋込絶縁領域 ２２ ゲート絶縁膜 ３１ ゲート電極
スタ １Ｈ 第１ホール ２Ｈ 第２ホール １０ 基板 １１ ソース １２ ドレイン ２１ 埋込絶縁領域 ２２ ゲート絶縁膜 ３１ ゲート電極
【手続補正書】
【提出日】平成８年１月３１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (5)
- 【請求項１】半導体基板に埋め込まれた複数の埋込絶縁
領域と、 これらの埋込絶縁領域に挟まれた領域にチャネルが基板
の表面に対して垂直方向に形成されるように埋め込まれ
たゲート電極及びゲート絶縁膜と、 それぞれソース・ドレイン領域として、基板に形成され
た上層の不純物拡散層と下層の不純物拡散層とを具備す
ることを特徴とする埋込ゲート構造ＭＯＳトランジス
タ。 - 【請求項２】ゲート絶縁膜と埋込絶縁領域との間隔をチ
ャネルが形成されるために必要な距離とした請求項１記
載の埋込ゲート構造ＭＯＳトランジスタ。 - 【請求項３】半導体基板に上層の不純物拡散層と下層の
不純物拡散層とを導入することによりソース・ドレイン
領域を形成する工程と、 素子分離のための複数の埋込絶縁領域を半導体基板に埋
め込む工程と、 ゲート電極用のホールを形成する工程と、 該ホールの内壁にゲート絶縁膜を形成する工程と、 該ホールを導電性材料で埋め込む工程とを有することを
特徴とする埋込ゲート構造ＭＯＳトランジスタの製造方
法。 - 【請求項４】埋込絶縁領域を形成する際、半導体基板に
絶縁用ホールを形成し、その絶縁用ホールに対して斜め
にイオン注入する請求項３記載の埋込構造ＭＯＳトラン
ジスタの製造方法。 - 【請求項５】ゲート電極用のホールを形成した後、この
ホールに対して斜めにイオン注入する請求項３記載の埋
込構造ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28518795A JPH09129873A (ja) | 1995-11-01 | 1995-11-01 | 埋込ゲート構造ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28518795A JPH09129873A (ja) | 1995-11-01 | 1995-11-01 | 埋込ゲート構造ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129873A true JPH09129873A (ja) | 1997-05-16 |
Family
ID=17688238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28518795A Pending JPH09129873A (ja) | 1995-11-01 | 1995-11-01 | 埋込ゲート構造ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422412B1 (ko) * | 2001-12-20 | 2004-03-11 | 동부전자 주식회사 | 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법 |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-11-01 JP JP28518795A patent/JPH09129873A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422412B1 (ko) * | 2001-12-20 | 2004-03-11 | 동부전자 주식회사 | 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법 |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
| US7842575B2 (en) | 2007-11-01 | 2010-11-30 | Sharp Kabushiki Kaisha | Vertical MOS transistor device with asymmetrical source and drain and its manufacturing method |
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