JPH1187530A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1187530A JPH1187530A JP9238303A JP23830397A JPH1187530A JP H1187530 A JPH1187530 A JP H1187530A JP 9238303 A JP9238303 A JP 9238303A JP 23830397 A JP23830397 A JP 23830397A JP H1187530 A JPH1187530 A JP H1187530A
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- layer
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Abstract
(57)【要約】
【課題】 エピタキシャル層が半導体基板の上層部分に
形成され、基板抵抗が低くラッチアップ耐性が良好な半
導体装置において、該半導体装置に内蔵されるＭＯＳ型
キャパシタの寄生容量の低減をはかる。 【解決手段】 半導体基板１１の上層部分に、該半導体
基板１１と同導電型のＰ型エピタキシャル層１２を有
し、ＭＯＳ型キャパシタ１９形成領域における上記エピ
タキシャル層１２を、ＭＯＳ型トランジスタ１５ａ，１
５ｂ形成領域におけるものより厚く形成する事により、
ＭＯＳ型キャパシタ１９のＮ+型拡散層２２と半導体基
板１１（エピタキシャル層１２）との接合容量を低減す
る。
形成され、基板抵抗が低くラッチアップ耐性が良好な半
導体装置において、該半導体装置に内蔵されるＭＯＳ型
キャパシタの寄生容量の低減をはかる。 【解決手段】 半導体基板１１の上層部分に、該半導体
基板１１と同導電型のＰ型エピタキシャル層１２を有
し、ＭＯＳ型キャパシタ１９形成領域における上記エピ
タキシャル層１２を、ＭＯＳ型トランジスタ１５ａ，１
５ｂ形成領域におけるものより厚く形成する事により、
ＭＯＳ型キャパシタ１９のＮ+型拡散層２２と半導体基
板１１（エピタキシャル層１２）との接合容量を低減す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
わり、特にＭＯＳ型キャパシタとＭＯＳ型トランジスタ
とを有する半導体集積回路装置に関するものである。
わり、特にＭＯＳ型キャパシタとＭＯＳ型トランジスタ
とを有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置の著しい微細化に伴
い、ラッチアップ耐量が低下するものであるが、これを
防止するためエピタキシャル層が上層部分に形成された
基板抵抗の低い半導体基板が用いられている。
い、ラッチアップ耐量が低下するものであるが、これを
防止するためエピタキシャル層が上層部分に形成された
基板抵抗の低い半導体基板が用いられている。
【０００３】図８は、従来のＭＯＳ型キャパシタを有す
る半導体装置の構造を示す断面図である。図において、
１はＰ+型のシリコン単結晶等から成る半導体基板（以
下、基板１と称す）、２は基板１の上層部分に形成され
たＰ型エピタキシャル層、３は素子間を分離するフィー
ルド絶縁膜、４はエピタキシャル層２に形成されたＮ+
型の拡散層、５は拡散層４内に形成され、拡散層４の電
極取り出し層となるＮ++型拡散層、６は拡散層４表面に
形成された絶縁膜、７は絶縁膜６上に形成された導電
膜、８は拡散層４、絶縁膜６、および導電膜７によって
下部電極、誘電体膜および上部電極を構成するＭＯＳ型
キャパシタ、９は導電膜７側壁に形成された絶縁膜サイ
ドウォールである。
る半導体装置の構造を示す断面図である。図において、
１はＰ+型のシリコン単結晶等から成る半導体基板（以
下、基板１と称す）、２は基板１の上層部分に形成され
たＰ型エピタキシャル層、３は素子間を分離するフィー
ルド絶縁膜、４はエピタキシャル層２に形成されたＮ+
型の拡散層、５は拡散層４内に形成され、拡散層４の電
極取り出し層となるＮ++型拡散層、６は拡散層４表面に
形成された絶縁膜、７は絶縁膜６上に形成された導電
膜、８は拡散層４、絶縁膜６、および導電膜７によって
下部電極、誘電体膜および上部電極を構成するＭＯＳ型
キャパシタ、９は導電膜７側壁に形成された絶縁膜サイ
ドウォールである。
【０００４】上記の様なＭＯＳ型キャパシタは、通常Ｍ
ＯＳ型トランジスタ等、他の素子と共に同一基板１上に
配設されて半導体装置を構成する。また、一般に導電膜
７の形成はＭＯＳ型トランジスタのゲート電極（図示せ
ず）と同時に、絶縁膜６の形成はゲート絶縁膜（図示せ
ず）と同時に、Ｎ++型拡散層５の形成はソースドレイン
領域（図示せず）と同時に形成するものである。
ＯＳ型トランジスタ等、他の素子と共に同一基板１上に
配設されて半導体装置を構成する。また、一般に導電膜
７の形成はＭＯＳ型トランジスタのゲート電極（図示せ
ず）と同時に、絶縁膜６の形成はゲート絶縁膜（図示せ
ず）と同時に、Ｎ++型拡散層５の形成はソースドレイン
領域（図示せず）と同時に形成するものである。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は上
記の様に構成されているため、製造工程における熱処理
によって、基板１内の不純物であるボロンが基板１表面
に向かって拡散し、拡散層４と基板１（エピタキシャル
層２）との接合部付近のボロン濃度が高くなる。このた
め、接合容量が大きくなり、図９の等価回路図で示す様
に、ＭＯＳ型キャパシタ８以外に大きな寄生容量となる
接合容量１０がＭＯＳ型キャパシタ８と並列に挿入され
ることになる。この様な寄生容量の増大により、消費電
力の増大や特性の変化による信頼性の劣化を招くという
問題点があった。
記の様に構成されているため、製造工程における熱処理
によって、基板１内の不純物であるボロンが基板１表面
に向かって拡散し、拡散層４と基板１（エピタキシャル
層２）との接合部付近のボロン濃度が高くなる。このた
め、接合容量が大きくなり、図９の等価回路図で示す様
に、ＭＯＳ型キャパシタ８以外に大きな寄生容量となる
接合容量１０がＭＯＳ型キャパシタ８と並列に挿入され
ることになる。この様な寄生容量の増大により、消費電
力の増大や特性の変化による信頼性の劣化を招くという
問題点があった。
【０００６】この発明は上記の様な問題点を解消するた
めになされたもので、ラッチアップ耐性が良好で、かつ
寄生容量の低減されたＭＯＳ型キャパシタを有する半導
体装置の構造、およびそれに適する製造方法を提供する
ことを目的とする。
めになされたもので、ラッチアップ耐性が良好で、かつ
寄生容量の低減されたＭＯＳ型キャパシタを有する半導
体装置の構造、およびそれに適する製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
わる半導体装置は、半導体基板上に、拡散層、該拡散層
表面に形成された絶縁膜、および該絶縁膜上に形成され
た導電膜で構成されるＭＯＳ型キャパシタと、ＭＯＳ型
トランジスタとを有する装置構成であって、上記半導体
基板が、上層部分に該半導体基板と同導電型のエピタキ
シャル層を有し、上記ＭＯＳ型キャパシタ形成領域にお
ける上記エピタキシャル層を、上記ＭＯＳ型トランジス
タ形成領域におけるものより厚く形成したものである。
わる半導体装置は、半導体基板上に、拡散層、該拡散層
表面に形成された絶縁膜、および該絶縁膜上に形成され
た導電膜で構成されるＭＯＳ型キャパシタと、ＭＯＳ型
トランジスタとを有する装置構成であって、上記半導体
基板が、上層部分に該半導体基板と同導電型のエピタキ
シャル層を有し、上記ＭＯＳ型キャパシタ形成領域にお
ける上記エピタキシャル層を、上記ＭＯＳ型トランジス
タ形成領域におけるものより厚く形成したものである。
【０００８】この発明の請求項２に係わる半導体装置
は、半導体基板上に、拡散層、該拡散層表面に形成され
た絶縁膜、および該絶縁膜上に形成された導電膜で構成
されるＭＯＳ型キャパシタと、ＭＯＳ型トランジスタと
を有する装置構成であって、上記半導体基板が、上層部
分に該半導体基板と同導電型のエピタキシャル層を有
し、上記ＭＯＳ型キャパシタの拡散層下層の上記エピタ
キシャル層内に埋め込み酸化膜を形成したものである。
は、半導体基板上に、拡散層、該拡散層表面に形成され
た絶縁膜、および該絶縁膜上に形成された導電膜で構成
されるＭＯＳ型キャパシタと、ＭＯＳ型トランジスタと
を有する装置構成であって、上記半導体基板が、上層部
分に該半導体基板と同導電型のエピタキシャル層を有
し、上記ＭＯＳ型キャパシタの拡散層下層の上記エピタ
キシャル層内に埋め込み酸化膜を形成したものである。
【０００９】この発明の請求項３に係わる半導体装置
は、請求項２記載の半導体装置において埋め込み酸化膜
を拡散層下層で該拡散層と接して形成したものである。
は、請求項２記載の半導体装置において埋め込み酸化膜
を拡散層下層で該拡散層と接して形成したものである。
【００１０】この発明の請求項４に係わる半導体装置
は、請求項２または３記載の半導体装置において、埋め
込み酸化膜を、ＭＯＳ型キャパシタを構成する拡散層と
半導体基板との接合部における逆バイアス時の空乏層幅
より厚く形成したものである。
は、請求項２または３記載の半導体装置において、埋め
込み酸化膜を、ＭＯＳ型キャパシタを構成する拡散層と
半導体基板との接合部における逆バイアス時の空乏層幅
より厚く形成したものである。
【００１１】この発明の請求項５に係わる半導体装置
は、半導体基板上に、拡散層、該拡散層表面に形成され
た絶縁膜、および該絶縁膜上に形成された導電膜で構成
されるＭＯＳ型キャパシタと、ＭＯＳ型トランジスタと
を有する装置構成であって、上記半導体基板が、上層部
分に該半導体基板と逆導電型のエピタキシャル層を有す
るものである。
は、半導体基板上に、拡散層、該拡散層表面に形成され
た絶縁膜、および該絶縁膜上に形成された導電膜で構成
されるＭＯＳ型キャパシタと、ＭＯＳ型トランジスタと
を有する装置構成であって、上記半導体基板が、上層部
分に該半導体基板と逆導電型のエピタキシャル層を有す
るものである。
【００１２】この発明の請求項６に係わる半導体装置の
製造方法は、上層部分が同導電型のエピタキシャル層で
構成された半導体基板に、上記エピタキシャル層を選択
的に所定領域にさらに成長させて厚く形成し、その後、
ＭＯＳ型キャパシタを上記エピタキシャル層が厚く成長
した上記所定領域に形成し、ＭＯＳ型トランジスタを上
記エピタキシャル層の薄い領域に形成するものである。
製造方法は、上層部分が同導電型のエピタキシャル層で
構成された半導体基板に、上記エピタキシャル層を選択
的に所定領域にさらに成長させて厚く形成し、その後、
ＭＯＳ型キャパシタを上記エピタキシャル層が厚く成長
した上記所定領域に形成し、ＭＯＳ型トランジスタを上
記エピタキシャル層の薄い領域に形成するものである。
【００１３】この発明の請求項７に係わる半導体装置の
製造方法は、上層部分が同導電型のエピタキシャル層で
構成された半導体基板に、選択的にエッチングを施し
て、上記エピタキシャル層の所定領域を所定の厚さだけ
除去して薄くした後、ＭＯＳ型トランジスタを上記エピ
タキシャル層の薄い上記所定領域に形成し、ＭＯＳ型キ
ャパシタを上記エピタキシャル層の厚い領域に形成する
ものである。
製造方法は、上層部分が同導電型のエピタキシャル層で
構成された半導体基板に、選択的にエッチングを施し
て、上記エピタキシャル層の所定領域を所定の厚さだけ
除去して薄くした後、ＭＯＳ型トランジスタを上記エピ
タキシャル層の薄い上記所定領域に形成し、ＭＯＳ型キ
ャパシタを上記エピタキシャル層の厚い領域に形成する
ものである。
【００１４】この発明の請求項８に係わる半導体装置の
製造方法は、上層部分が同導電型のエピタキシャル層で
構成された半導体基板に、酸素イオンを注入した後熱処
理によって埋め込み酸化膜を形成するものである。
製造方法は、上層部分が同導電型のエピタキシャル層で
構成された半導体基板に、酸素イオンを注入した後熱処
理によって埋め込み酸化膜を形成するものである。
【００１５】この発明の請求項９に係わる半導体装置の
製造方法は、請求項８記載の半導体装置の製造方法にお
いて、酸素イオンの注入を、ＭＯＳ型キャパシタを構成
する拡散層形成のためのイオン注入と同一マスクを用い
て行うものである。
製造方法は、請求項８記載の半導体装置の製造方法にお
いて、酸素イオンの注入を、ＭＯＳ型キャパシタを構成
する拡散層形成のためのイオン注入と同一マスクを用い
て行うものである。
【００１６】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１はこの発明の実施の形態１による半
導体装置の構造を示す断面図である。図において、１１
はＰ+型のシリコン単結晶等から成る半導体基板（以
下、基板１１と称す）、１２は基板１１の上層部分に形
成された基板１１と同導電型のＰ型エピタキシャル層、
１３は素子間を分離するフィールド絶縁膜、１４ａ、１
４ｂはエピタキシャル層２内に形成されたＮ型ウエル領
域およびＰ型ウエル領域、１５ａ、１５ｂはＮ型ウエル
領域１４ａおよびＰ型ウエル領域１４ｂにそれぞれ形成
されたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタであり、ゲート絶縁膜１６ａ、１６ｂ、ゲート電
極１７ａ、１７ｂおよびソースドレイン領域１８ａ、１
８ｂでそれぞれ構成される。また、１９はＭＯＳ型キャ
パシタであり、絶縁膜としての誘電体膜２０、導電膜と
しての上部電極２１およびＮ+型拡散層２２で構成さ
れ、２２ａはＮ+型拡散層２２内に形成され、Ｎ+型拡散
層２２の電極取り出し層となるＮ++型拡散層、２３ａ、
２３ｂ、２３ｃはＭＯＳ型トランジスタ１５ａ、１５ｂ
のゲート電極１７ａ、１７ｂおよびＭＯＳ型キャパシタ
１９の上部電極２１の側壁にそれぞれ形成された絶縁膜
サイドウォールである。
いて説明する。図１はこの発明の実施の形態１による半
導体装置の構造を示す断面図である。図において、１１
はＰ+型のシリコン単結晶等から成る半導体基板（以
下、基板１１と称す）、１２は基板１１の上層部分に形
成された基板１１と同導電型のＰ型エピタキシャル層、
１３は素子間を分離するフィールド絶縁膜、１４ａ、１
４ｂはエピタキシャル層２内に形成されたＮ型ウエル領
域およびＰ型ウエル領域、１５ａ、１５ｂはＮ型ウエル
領域１４ａおよびＰ型ウエル領域１４ｂにそれぞれ形成
されたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタであり、ゲート絶縁膜１６ａ、１６ｂ、ゲート電
極１７ａ、１７ｂおよびソースドレイン領域１８ａ、１
８ｂでそれぞれ構成される。また、１９はＭＯＳ型キャ
パシタであり、絶縁膜としての誘電体膜２０、導電膜と
しての上部電極２１およびＮ+型拡散層２２で構成さ
れ、２２ａはＮ+型拡散層２２内に形成され、Ｎ+型拡散
層２２の電極取り出し層となるＮ++型拡散層、２３ａ、
２３ｂ、２３ｃはＭＯＳ型トランジスタ１５ａ、１５ｂ
のゲート電極１７ａ、１７ｂおよびＭＯＳ型キャパシタ
１９の上部電極２１の側壁にそれぞれ形成された絶縁膜
サイドウォールである。
【００１７】図に示すように、基板１１は、上層部分が
基板１１と同導電型であるＰ型のエピタキシャル層１２
で構成される。このエピタキシャル層１２は膜厚を比較
的厚く形成した領域と薄く形成した領域とを有し、厚く
形成した領域にＭＯＳ型キャパシタ１９が、薄く形成し
た領域にＭＯＳ型トランジスタ１５ａ、１５ｂが形成さ
れる。
基板１１と同導電型であるＰ型のエピタキシャル層１２
で構成される。このエピタキシャル層１２は膜厚を比較
的厚く形成した領域と薄く形成した領域とを有し、厚く
形成した領域にＭＯＳ型キャパシタ１９が、薄く形成し
た領域にＭＯＳ型トランジスタ１５ａ、１５ｂが形成さ
れる。
【００１８】この様に構成される半導体装置の製造方法
を図２に基づいて以下に示す。まず、図２（ａ）に示す
ように、上層にＰ型のエピタキシャル層１２が約２．５
μｍ形成されたＰ+型の基板１１上に、図２（ｂ）に示
すように、酸化膜２４を形成した後パターニングし、こ
の酸化膜２４をマスクとして選択的に所定領域のエピタ
キシャル層１２をさらに成長させ、その領域のエピタキ
シャル層１２を約５．０μｍの厚さに成長させる。次
に、図２（ｃ）に示すように、酸化膜２４を除去する。
この後、フィールド絶縁膜１３を形成し、上記エピタキ
シャル層１２の厚い領域にＭＯＳ型キャパシタ１９を、
エピタキシャル層１２の薄い領域にＭＯＳ型トランジス
タ１５ａ、１５ｂを形成する。このＭＯＳ型キャパシタ
１９とＭＯＳ型トランジスタ１５ａ、１５ｂの形成は、
まず、ＭＯＳ型トランジスタ１５ａ、１５ｂを形成する
領域にウエル領域１４ａ、１４ｂをそれぞれ形成し、酸
化膜から成るゲート絶縁膜１６ａ、１６ｂおよび誘電体
膜２０を同時形成する。次に、レジストマスクを用いた
イオン注入により、Ｎ+型拡散層２２を形成した後、例
えばポリシリコン膜から成るゲート電極１７ａ、１７ｂ
および上部電極２１を同時形成する。この後、ゲート電
極１７ａ、１７ｂおよび上部電極２１の側壁に絶縁膜サ
イドウォール２３ａ、２３ｂ、２３ｃを形成し、イオン
注入により、ソースドレイン領域１８ａ、１８ｂおよび
Ｎ++型拡散層２２ａを同時形成し（図１参照）、所定の
処理を施して半導体装置を完成する。
を図２に基づいて以下に示す。まず、図２（ａ）に示す
ように、上層にＰ型のエピタキシャル層１２が約２．５
μｍ形成されたＰ+型の基板１１上に、図２（ｂ）に示
すように、酸化膜２４を形成した後パターニングし、こ
の酸化膜２４をマスクとして選択的に所定領域のエピタ
キシャル層１２をさらに成長させ、その領域のエピタキ
シャル層１２を約５．０μｍの厚さに成長させる。次
に、図２（ｃ）に示すように、酸化膜２４を除去する。
この後、フィールド絶縁膜１３を形成し、上記エピタキ
シャル層１２の厚い領域にＭＯＳ型キャパシタ１９を、
エピタキシャル層１２の薄い領域にＭＯＳ型トランジス
タ１５ａ、１５ｂを形成する。このＭＯＳ型キャパシタ
１９とＭＯＳ型トランジスタ１５ａ、１５ｂの形成は、
まず、ＭＯＳ型トランジスタ１５ａ、１５ｂを形成する
領域にウエル領域１４ａ、１４ｂをそれぞれ形成し、酸
化膜から成るゲート絶縁膜１６ａ、１６ｂおよび誘電体
膜２０を同時形成する。次に、レジストマスクを用いた
イオン注入により、Ｎ+型拡散層２２を形成した後、例
えばポリシリコン膜から成るゲート電極１７ａ、１７ｂ
および上部電極２１を同時形成する。この後、ゲート電
極１７ａ、１７ｂおよび上部電極２１の側壁に絶縁膜サ
イドウォール２３ａ、２３ｂ、２３ｃを形成し、イオン
注入により、ソースドレイン領域１８ａ、１８ｂおよび
Ｎ++型拡散層２２ａを同時形成し（図１参照）、所定の
処理を施して半導体装置を完成する。
【００１９】この実施の形態では、ＭＯＳ型キャパシタ
１９形成領域のエピタキシャル層１２を厚く形成するた
め、Ｎ+型拡散層２２と基板１１（エピタキシャル層１
２）との接合部がＰ+型の基板１１と離間する距離が大
きくなる。このため、製造工程における熱処理によって
基板１１から拡散されるボロン等の不純物が上記接合部
付近まで到達することが防止できる。このため、Ｎ+型
拡散層２２と基板１１（エピタキシャル層１２）との接
合部付近の不純物濃度を低減でき、接合容量が低減でき
る。これにより、寄生容量が低減できて信頼性の高いＭ
ＯＳ型キャパシタ１９が得られる。また、ＭＯＳ型トラ
ンジスタ１５ａ、１５ｂの形成領域のエピタキシャル層
１２は薄く形成するため、基板１１抵抗が増大すること
なく、良好なラッチアップ耐性を保持できる。この様
に、ＭＯＳ型キャパシタ１９の寄生容量が低減でき、か
つラッチアップ耐性の良好な半導体装置が得られる。
１９形成領域のエピタキシャル層１２を厚く形成するた
め、Ｎ+型拡散層２２と基板１１（エピタキシャル層１
２）との接合部がＰ+型の基板１１と離間する距離が大
きくなる。このため、製造工程における熱処理によって
基板１１から拡散されるボロン等の不純物が上記接合部
付近まで到達することが防止できる。このため、Ｎ+型
拡散層２２と基板１１（エピタキシャル層１２）との接
合部付近の不純物濃度を低減でき、接合容量が低減でき
る。これにより、寄生容量が低減できて信頼性の高いＭ
ＯＳ型キャパシタ１９が得られる。また、ＭＯＳ型トラ
ンジスタ１５ａ、１５ｂの形成領域のエピタキシャル層
１２は薄く形成するため、基板１１抵抗が増大すること
なく、良好なラッチアップ耐性を保持できる。この様
に、ＭＯＳ型キャパシタ１９の寄生容量が低減でき、か
つラッチアップ耐性の良好な半導体装置が得られる。
【００２０】実施の形態２．上記実施の形態１では、基
板１１上に形成されているエピタキシャル層１２を、さ
らに所定領域のみ選択的に成長させたが、逆に、基板１
１上に厚めのエピタキシャル層１２を形成しておいて選
択的にエッチングして薄くしても良く、その製造方法を
図３に示す。まず、図３（ａ）に示すように、上層にＰ
型のエピタキシャル層１２が約５．０μｍ形成されたＰ
+型の基板１１上に、図３（ｂ）に示すように、ホトレ
ジスト膜２５を形成した後パターニングし、このホトレ
ジスト膜２５をマスクとして選択的に所定領域のエピタ
キシャル層１２をエッチング除去して、その領域のエピ
タキシャル層１２を約２．５μｍの厚さにする。次に、
図３（ｃ）に示すように、ホトレジスト膜２５を除去す
る。この後、上記実施の形態１と、同様に上記エピタキ
シャル層１２の厚い領域にＭＯＳ型キャパシタ１９を、
エピタキシャル層１２の薄い領域にＭＯＳ型トランジス
タ１５ａ、１５ｂを形成する。この実施の形態において
も、ＭＯＳ型キャパシタ１９の寄生容量が低減でき、か
つラッチアップ耐性の良好な半導体装置が得られる。
板１１上に形成されているエピタキシャル層１２を、さ
らに所定領域のみ選択的に成長させたが、逆に、基板１
１上に厚めのエピタキシャル層１２を形成しておいて選
択的にエッチングして薄くしても良く、その製造方法を
図３に示す。まず、図３（ａ）に示すように、上層にＰ
型のエピタキシャル層１２が約５．０μｍ形成されたＰ
+型の基板１１上に、図３（ｂ）に示すように、ホトレ
ジスト膜２５を形成した後パターニングし、このホトレ
ジスト膜２５をマスクとして選択的に所定領域のエピタ
キシャル層１２をエッチング除去して、その領域のエピ
タキシャル層１２を約２．５μｍの厚さにする。次に、
図３（ｃ）に示すように、ホトレジスト膜２５を除去す
る。この後、上記実施の形態１と、同様に上記エピタキ
シャル層１２の厚い領域にＭＯＳ型キャパシタ１９を、
エピタキシャル層１２の薄い領域にＭＯＳ型トランジス
タ１５ａ、１５ｂを形成する。この実施の形態において
も、ＭＯＳ型キャパシタ１９の寄生容量が低減でき、か
つラッチアップ耐性の良好な半導体装置が得られる。
【００２１】実施の形態３．次に、この発明の実施の形
態３を図について説明する。図４はこの発明の実施の形
態３による半導体装置の構造を示す断面図である。図に
示すように、基板１１と同導電型であるＰ型のエピタキ
シャル層１２が均一な厚さに形成され、ＭＯＳ型キャパ
シタ１９形成領域において、Ｎ+型拡散層２２下層のエ
ピタキシャル層１２内に埋め込み酸化膜２６が形成され
る。なお、この場合、ＭＯＳ型トランジスタ１５ａ、１
５ｂ形成領域は、ＭＯＳ型キャパシタ１９形成領域とエ
ピタキシャル層１２の厚さが同じであるため、図示を省
略する。
態３を図について説明する。図４はこの発明の実施の形
態３による半導体装置の構造を示す断面図である。図に
示すように、基板１１と同導電型であるＰ型のエピタキ
シャル層１２が均一な厚さに形成され、ＭＯＳ型キャパ
シタ１９形成領域において、Ｎ+型拡散層２２下層のエ
ピタキシャル層１２内に埋め込み酸化膜２６が形成され
る。なお、この場合、ＭＯＳ型トランジスタ１５ａ、１
５ｂ形成領域は、ＭＯＳ型キャパシタ１９形成領域とエ
ピタキシャル層１２の厚さが同じであるため、図示を省
略する。
【００２２】この様に構成される半導体装置の製造方法
を図５に基づいて以下に示す。まず、実施の形態１と同
様に、上層にＰ型のエピタキシャル層１２が約２．５μ
ｍ形成されたＰ+型の基板１１を用い、フィールド絶縁
膜１３を形成し、ＭＯＳ型トランジスタ１５ａ、１５ｂ
形成領域にウエル領域１４ａ、１４ｂを形成する。次
に、酸化膜から成るゲート絶縁膜１６ａ、１６ｂおよび
誘電体膜２０を同時形成する。次に、図５に示すよう
に、レジストマスク２７を用いたイオン注入により、埋
め込み酸化膜２６形成のための酸素イオン２６ａを注入
し、続いて、同一レジストマスク２７を用いてＮ+型拡
散層２２形成のためのイオン注入を行い、不純物注入領
域２２ｂを形成する。注入された酸素イオン２６ａは後
工程の熱処理によって基板１１中のシリコンと結合し、
埋め込み酸化膜２６に変成される。また、不純物注入領
域２２ｂは拡散によってＮ+型拡散層２２に変成され
る。このとき、埋め込み酸化膜２６が、Ｎ+型拡散層２
２下層のエピタキシャル層１２内に位置するように、注
入時のエネルギーを設定する。その後、上記実施の形態
１と同様に、ゲート電極１７ａ、１７ｂおよび上部電極
２１を同時形成した後、絶縁膜サイドウォール２３ａ、
２３ｂ、２３ｃを形成し、その後、イオン注入によりソ
ースドレイン領域１８ａ、１８ｂおよびＮ++型拡散層２
２ａを同時形成する（図４参照）。
を図５に基づいて以下に示す。まず、実施の形態１と同
様に、上層にＰ型のエピタキシャル層１２が約２．５μ
ｍ形成されたＰ+型の基板１１を用い、フィールド絶縁
膜１３を形成し、ＭＯＳ型トランジスタ１５ａ、１５ｂ
形成領域にウエル領域１４ａ、１４ｂを形成する。次
に、酸化膜から成るゲート絶縁膜１６ａ、１６ｂおよび
誘電体膜２０を同時形成する。次に、図５に示すよう
に、レジストマスク２７を用いたイオン注入により、埋
め込み酸化膜２６形成のための酸素イオン２６ａを注入
し、続いて、同一レジストマスク２７を用いてＮ+型拡
散層２２形成のためのイオン注入を行い、不純物注入領
域２２ｂを形成する。注入された酸素イオン２６ａは後
工程の熱処理によって基板１１中のシリコンと結合し、
埋め込み酸化膜２６に変成される。また、不純物注入領
域２２ｂは拡散によってＮ+型拡散層２２に変成され
る。このとき、埋め込み酸化膜２６が、Ｎ+型拡散層２
２下層のエピタキシャル層１２内に位置するように、注
入時のエネルギーを設定する。その後、上記実施の形態
１と同様に、ゲート電極１７ａ、１７ｂおよび上部電極
２１を同時形成した後、絶縁膜サイドウォール２３ａ、
２３ｂ、２３ｃを形成し、その後、イオン注入によりソ
ースドレイン領域１８ａ、１８ｂおよびＮ++型拡散層２
２ａを同時形成する（図４参照）。
【００２３】この実施の形態では、Ｎ+型拡散層２２下
層のエピタキシャル層１２内に埋め込み酸化膜２６が形
成されているため、製造工程における熱処理によって基
板１１から拡散されるボロン等の不純物が、埋め込み酸
化膜２６によって偏析して吸収され、Ｎ+型拡散層２２
と基板１１（エピタキシャル層１２）との接合部付近ま
で到達しない。このため、上記接合部付近の不純物濃度
を低減でき、接合容量が低減できる。これにより、寄生
容量が低減できて信頼性の高いＭＯＳ型キャパシタ１９
が得られる。また、基板１１抵抗を増大させないため、
良好なラッチアップ耐性を保持できるまた、埋め込み酸
化膜２６形成のための酸素イオン２６ａ注入は、Ｎ+型
拡散層２２形成のためのイオン注入と同一レジストマス
ク２７を用いるため、上記の様な、ＭＯＳ型キャパシタ
１９の寄生容量が低減でき、かつラッチアップ耐性の良
好な半導体装置が容易に製造できる。
層のエピタキシャル層１２内に埋め込み酸化膜２６が形
成されているため、製造工程における熱処理によって基
板１１から拡散されるボロン等の不純物が、埋め込み酸
化膜２６によって偏析して吸収され、Ｎ+型拡散層２２
と基板１１（エピタキシャル層１２）との接合部付近ま
で到達しない。このため、上記接合部付近の不純物濃度
を低減でき、接合容量が低減できる。これにより、寄生
容量が低減できて信頼性の高いＭＯＳ型キャパシタ１９
が得られる。また、基板１１抵抗を増大させないため、
良好なラッチアップ耐性を保持できるまた、埋め込み酸
化膜２６形成のための酸素イオン２６ａ注入は、Ｎ+型
拡散層２２形成のためのイオン注入と同一レジストマス
ク２７を用いるため、上記の様な、ＭＯＳ型キャパシタ
１９の寄生容量が低減でき、かつラッチアップ耐性の良
好な半導体装置が容易に製造できる。
【００２４】実施の形態４．上記実施の形態３で形成し
た埋め込み酸化膜２６は、Ｎ+型拡散層２２と接してそ
の下層に形成しても良い。図６はこの発明の実施の形態
４による半導体装置の構造を示す断面図であり、図に示
すように、埋め込み酸化膜２６ｂが、Ｎ+型拡散層２２
と接してその下層のエピタキシャル層１２内に形成され
る。この埋め込み酸化膜２６ｂの形成は、例えばデザイ
ンルールが０．５μｍのデバイスの場合、Ｎ+型拡散層
２２と基板１１（エピタキシャル層１２）との接合部の
深さは０．９μｍ程度に形成されるため、酸素イオン２
６ａを３３０〜３５０ＫｅＶ程度の注入エネルギーで注
入して行う。
た埋め込み酸化膜２６は、Ｎ+型拡散層２２と接してそ
の下層に形成しても良い。図６はこの発明の実施の形態
４による半導体装置の構造を示す断面図であり、図に示
すように、埋め込み酸化膜２６ｂが、Ｎ+型拡散層２２
と接してその下層のエピタキシャル層１２内に形成され
る。この埋め込み酸化膜２６ｂの形成は、例えばデザイ
ンルールが０．５μｍのデバイスの場合、Ｎ+型拡散層
２２と基板１１（エピタキシャル層１２）との接合部の
深さは０．９μｍ程度に形成されるため、酸素イオン２
６ａを３３０〜３５０ＫｅＶ程度の注入エネルギーで注
入して行う。
【００２５】この実施の形態では、埋め込み酸化膜２６
ｂが、Ｎ+型拡散層２２と接してその下層に形成される
ため、Ｎ+型拡散層２２下面と基板１１（エピタキシャ
ル層１２）とは接することなく、接合容量は、Ｎ+型拡
散層２２側面と基板１１（エピタキシャル層１２）との
接合容量のみで構成されるため、接合容量が大きく低減
できる。これにより、ＭＯＳ型キャパシタ１９の寄生容
量がさらに低減でき、かつラッチアップ耐性の良好な半
導体装置が容易に製造できる。
ｂが、Ｎ+型拡散層２２と接してその下層に形成される
ため、Ｎ+型拡散層２２下面と基板１１（エピタキシャ
ル層１２）とは接することなく、接合容量は、Ｎ+型拡
散層２２側面と基板１１（エピタキシャル層１２）との
接合容量のみで構成されるため、接合容量が大きく低減
できる。これにより、ＭＯＳ型キャパシタ１９の寄生容
量がさらに低減でき、かつラッチアップ耐性の良好な半
導体装置が容易に製造できる。
【００２６】なお、上記実施の形態４および５におい
て、埋め込み酸化膜２６、２６ｂは、それ自身の形成に
よる寄生容量の影響を低減するために、Ｎ+型拡散層２
２と基板１１（エピタキシャル層１２）との接合部にお
ける逆バイアス時の空乏層幅より厚く形成するのが望ま
しい。
て、埋め込み酸化膜２６、２６ｂは、それ自身の形成に
よる寄生容量の影響を低減するために、Ｎ+型拡散層２
２と基板１１（エピタキシャル層１２）との接合部にお
ける逆バイアス時の空乏層幅より厚く形成するのが望ま
しい。
【００２７】実施の形態５．上記実施の形態１〜４は、
基板１１は、上層部分が基板１１と同導電型であるＰ型
のエピタキシャル層１２で構成されたもの用いたが、こ
れに限るものではなく、図７に示すように、Ｎ+型の基
板１１ａの上層部分に基板１１ａと逆導電型のＰ型エピ
タキシャル層１２ａを形成したものを用いても良い。こ
の実施の形態では、基板１１ａからの不純物の拡散によ
る悪影響がないため、Ｎ+型拡散層２２と基板１１ａ
（エピタキシャル層１２ａ）との接合容量が増大するこ
ともない。このため、ＭＯＳ型キャパシタ１９の寄生容
量が低減でき、信頼性の高い、半導体装置が得られる。
基板１１は、上層部分が基板１１と同導電型であるＰ型
のエピタキシャル層１２で構成されたもの用いたが、こ
れに限るものではなく、図７に示すように、Ｎ+型の基
板１１ａの上層部分に基板１１ａと逆導電型のＰ型エピ
タキシャル層１２ａを形成したものを用いても良い。こ
の実施の形態では、基板１１ａからの不純物の拡散によ
る悪影響がないため、Ｎ+型拡散層２２と基板１１ａ
（エピタキシャル層１２ａ）との接合容量が増大するこ
ともない。このため、ＭＯＳ型キャパシタ１９の寄生容
量が低減でき、信頼性の高い、半導体装置が得られる。
【００２８】
【発明の効果】以上のようにこの発明によると、半導体
基板が、上層部分に該半導体基板と同導電型のエピタキ
シャル層を有し、ＭＯＳ型キャパシタ形成領域における
上記エピタキシャル層を、ＭＯＳ型トランジスタ形成領
域におけるものより厚く形成したため、ＭＯＳ型キャパ
シタの寄生容量が低減でき、かつラッチアップ耐性の良
好な信頼性の高い半導体装置が提供できる。
基板が、上層部分に該半導体基板と同導電型のエピタキ
シャル層を有し、ＭＯＳ型キャパシタ形成領域における
上記エピタキシャル層を、ＭＯＳ型トランジスタ形成領
域におけるものより厚く形成したため、ＭＯＳ型キャパ
シタの寄生容量が低減でき、かつラッチアップ耐性の良
好な信頼性の高い半導体装置が提供できる。
【００２９】またこの発明によると、半導体基板が、上
層部分に該半導体基板と同導電型のエピタキシャル層を
有し、ＭＯＳ型キャパシタの拡散層下層の上記エピタキ
シャル層内に埋め込み酸化膜を形成したため、ＭＯＳ型
キャパシタの寄生容量が低減でき、かつラッチアップ耐
性の良好な信頼性の高い半導体装置が提供できる。
層部分に該半導体基板と同導電型のエピタキシャル層を
有し、ＭＯＳ型キャパシタの拡散層下層の上記エピタキ
シャル層内に埋め込み酸化膜を形成したため、ＭＯＳ型
キャパシタの寄生容量が低減でき、かつラッチアップ耐
性の良好な信頼性の高い半導体装置が提供できる。
【００３０】またこの発明によると、埋め込み酸化膜を
拡散層下層で該拡散層と接して形成したため、ＭＯＳ型
キャパシタの寄生容量がさらに低減でき、かつラッチア
ップ耐性の良好な信頼性の高い半導体装置が提供でき
る。
拡散層下層で該拡散層と接して形成したため、ＭＯＳ型
キャパシタの寄生容量がさらに低減でき、かつラッチア
ップ耐性の良好な信頼性の高い半導体装置が提供でき
る。
【００３１】またこの発明によると、埋め込み酸化膜
を、ＭＯＳ型キャパシタを構成する拡散層と半導体基板
との接合部における逆バイアス時の空乏層幅より厚く形
成したため、埋め込み酸化膜自身による寄生容量の影響
を低減でき、上記のようなＭＯＳ型キャパシタの寄生容
量が低減でき、かつラッチアップ耐性の良好な信頼性の
高い半導体装置が確実に提供できる。
を、ＭＯＳ型キャパシタを構成する拡散層と半導体基板
との接合部における逆バイアス時の空乏層幅より厚く形
成したため、埋め込み酸化膜自身による寄生容量の影響
を低減でき、上記のようなＭＯＳ型キャパシタの寄生容
量が低減でき、かつラッチアップ耐性の良好な信頼性の
高い半導体装置が確実に提供できる。
【００３２】またこの発明によると、半導体基板が、上
層部分に該半導体基板と逆導電型のエピタキシャル層を
有するため、半導体基板からの不純物の拡散による悪影
響がなく、ＭＯＳ型キャパシタの寄生容量が低減でき信
頼性の高い半導体装置が提供できる。
層部分に該半導体基板と逆導電型のエピタキシャル層を
有するため、半導体基板からの不純物の拡散による悪影
響がなく、ＭＯＳ型キャパシタの寄生容量が低減でき信
頼性の高い半導体装置が提供できる。
【００３３】またこの発明によると、上層部分が同導電
型のエピタキシャル層で構成された半導体基板に、上記
エピタキシャル層を選択的に所定領域にさらに成長させ
て厚く形成し、その後、ＭＯＳ型キャパシタを上記エピ
タキシャル層が厚く成長した上記所定領域に形成し、Ｍ
ＯＳ型トランジスタを上記エピタキシャル層の薄い領域
に形成するため、ＭＯＳ型キャパシタの寄生容量が低減
でき、かつラッチアップ耐性の良好な信頼性の高い半導
体装置の製造方法が提供できる。
型のエピタキシャル層で構成された半導体基板に、上記
エピタキシャル層を選択的に所定領域にさらに成長させ
て厚く形成し、その後、ＭＯＳ型キャパシタを上記エピ
タキシャル層が厚く成長した上記所定領域に形成し、Ｍ
ＯＳ型トランジスタを上記エピタキシャル層の薄い領域
に形成するため、ＭＯＳ型キャパシタの寄生容量が低減
でき、かつラッチアップ耐性の良好な信頼性の高い半導
体装置の製造方法が提供できる。
【００３４】またこの発明によると、上層部分が同導電
型のエピタキシャル層で構成された半導体基板に、選択
的にエッチングを施して、上記エピタキシャル層の所定
領域を所定の厚さだけ除去して薄くした後、ＭＯＳ型ト
ランジスタを上記エピタキシャル層の薄い上記所定領域
に形成し、ＭＯＳ型キャパシタを上記エピタキシャル層
の厚い領域に形成するため、ＭＯＳ型キャパシタの寄生
容量が低減でき、かつラッチアップ耐性の良好な信頼性
の高い半導体装置の製造方法が提供できる。
型のエピタキシャル層で構成された半導体基板に、選択
的にエッチングを施して、上記エピタキシャル層の所定
領域を所定の厚さだけ除去して薄くした後、ＭＯＳ型ト
ランジスタを上記エピタキシャル層の薄い上記所定領域
に形成し、ＭＯＳ型キャパシタを上記エピタキシャル層
の厚い領域に形成するため、ＭＯＳ型キャパシタの寄生
容量が低減でき、かつラッチアップ耐性の良好な信頼性
の高い半導体装置の製造方法が提供できる。
【００３５】またこの発明によると、上層部分が同導電
型のエピタキシャル層で構成された半導体基板に、酸素
イオンを注入した後熱処理によって埋め込み酸化膜を形
成するため、ＭＯＳ型キャパシタの寄生容量が低減で
き、かつラッチアップ耐性の良好な信頼性の高い半導体
装置の製造方法が提供できる。
型のエピタキシャル層で構成された半導体基板に、酸素
イオンを注入した後熱処理によって埋め込み酸化膜を形
成するため、ＭＯＳ型キャパシタの寄生容量が低減で
き、かつラッチアップ耐性の良好な信頼性の高い半導体
装置の製造方法が提供できる。
【００３６】またこの発明によると、酸素イオンの注入
を、ＭＯＳ型キャパシタを構成する拡散層形成のための
イオン注入と同一マスクを用いて行うため、ＭＯＳ型キ
ャパシタの寄生容量が低減でき、かつラッチアップ耐性
の良好な信頼性の高い半導体装置が容易に製造できる製
造方法が提供できる。
を、ＭＯＳ型キャパシタを構成する拡散層形成のための
イオン注入と同一マスクを用いて行うため、ＭＯＳ型キ
ャパシタの寄生容量が低減でき、かつラッチアップ耐性
の良好な信頼性の高い半導体装置が容易に製造できる製
造方法が提供できる。
【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】 この発明の実施の形態３による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図５】 この発明の実施の形態３による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】 この発明の実施の形態４による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図７】 この発明の実施の形態５による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図８】 従来のＭＯＳ型キャパシタを有する半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図９】 従来のＭＯＳ型キャパシタを有する半導体装
置の等価回路図である。
置の等価回路図である。
１１，１１ａ 半導体基板、１２，１２ａ エピタキシ
ャル層、１５ａ，１５ｂ ＭＯＳ型トランジスタ、１９
ＭＯＳ型キャパシタ、２０ 絶縁膜としての誘電体
膜、２１ 導電膜としての上部電極、２２ Ｎ+型拡散
層、２６，２６ｂ 埋め込み酸化膜、２６ａ 酸素イオ
ン、２７ レジストマスク。
ャル層、１５ａ，１５ｂ ＭＯＳ型トランジスタ、１９
ＭＯＳ型キャパシタ、２０ 絶縁膜としての誘電体
膜、２１ 導電膜としての上部電極、２２ Ｎ+型拡散
層、２６，２６ｂ 埋め込み酸化膜、２６ａ 酸素イオ
ン、２７ レジストマスク。
Claims (9)
- 【請求項１】 半導体基板上に、拡散層、該拡散層表面
に形成された絶縁膜、および該絶縁膜上に形成された導
電膜で構成されるＭＯＳ型キャパシタと、ＭＯＳ型トラ
ンジスタとを有する半導体装置において、上記半導体基
板が、上層部分に該半導体基板と同導電型のエピタキシ
ャル層を有し、上記ＭＯＳ型キャパシタ形成領域におけ
る上記エピタキシャル層を、上記ＭＯＳ型トランジスタ
形成領域におけるものより厚く形成したことを特徴とす
る半導体装置。 - 【請求項２】 半導体基板上に、拡散層、該拡散層表面
に形成された絶縁膜、および該絶縁膜上に形成された導
電膜で構成されるＭＯＳ型キャパシタと、ＭＯＳ型トラ
ンジスタとを有する半導体装置において、上記半導体基
板が、上層部分に該半導体基板と同導電型のエピタキシ
ャル層を有し、上記ＭＯＳ型キャパシタの拡散層下層の
上記エピタキシャル層内に埋め込み酸化膜を形成したこ
とを特徴とする半導体装置。 - 【請求項３】 埋め込み酸化膜を拡散層下層で該拡散層
と接して形成したことを特徴とする請求項２記載の半導
体装置。 - 【請求項４】 埋め込み酸化膜を、ＭＯＳ型キャパシタ
を構成する拡散層と半導体基板との接合部における逆バ
イアス時の空乏層幅より厚く形成したことを特徴とする
請求項２または３記載の半導体装置。 - 【請求項５】 半導体基板上に、拡散層、該拡散層表面
に形成された絶縁膜、および該絶縁膜上に形成された導
電膜で構成されるＭＯＳ型キャパシタと、ＭＯＳ型トラ
ンジスタとを有する半導体装置において、上記半導体基
板が、上層部分に該半導体基板と逆導電型のエピタキシ
ャル層を有することを特徴とする半導体装置。 - 【請求項６】 上層部分が同導電型のエピタキシャル層
で構成された半導体基板に、上記エピタキシャル層を選
択的に所定領域にさらに成長させて厚く形成し、その
後、ＭＯＳ型キャパシタを上記エピタキシャル層が厚く
成長した上記所定領域に形成し、ＭＯＳ型トランジスタ
を上記エピタキシャル層の薄い領域に形成することを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 上層部分が同導電型のエピタキシャル層
で構成された半導体基板に、選択的にエッチングを施し
て、上記エピタキシャル層の所定領域を所定の厚さだけ
除去して薄くした後、ＭＯＳ型トランジスタを上記エピ
タキシャル層の薄い上記所定領域に形成し、ＭＯＳ型キ
ャパシタを上記エピタキシャル層の厚い領域に形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項８】 上層部分が同導電型のエピタキシャル層
で構成された半導体基板に、酸素イオンを注入した後熱
処理によって埋め込み酸化膜を形成することを特徴とす
る請求項２〜４のいずれかに記載の半導体装置の製造方
法。 - 【請求項９】 酸素イオンの注入を、ＭＯＳ型キャパシ
タを構成する拡散層形成のためのイオン注入と同一マス
クを用いて行うことを特徴とする請求項８記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238303A JPH1187530A (ja) | 1997-09-03 | 1997-09-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238303A JPH1187530A (ja) | 1997-09-03 | 1997-09-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187530A true JPH1187530A (ja) | 1999-03-30 |
Family
ID=17028208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9238303A Pending JPH1187530A (ja) | 1997-09-03 | 1997-09-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-09-03 JP JP9238303A patent/JPH1187530A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| US8916431B2 (en) | 2011-03-04 | 2014-12-23 | Fujitsu Semiconductor Limited | Semiconductor device having epitaxial semiconductor layer above impurity layer |
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