JPH0481339B2 - - Google Patents
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- JPH0481339B2 JPH0481339B2 JP57150960A JP15096082A JPH0481339B2 JP H0481339 B2 JPH0481339 B2 JP H0481339B2 JP 57150960 A JP57150960 A JP 57150960A JP 15096082 A JP15096082 A JP 15096082A JP H0481339 B2 JPH0481339 B2 JP H0481339B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に
CMOS型の半導体装置の製造方法に関する。
CMOS型の半導体装置の製造方法に関する。
CMOS型半導体装置は、消費電力が小さく大
きなノイズマージンが得られる等の特長を有し、
将来の超LSI形成のための重要の技術として注目
されている。しかし、この装置では１つのチツプ
の上にｎ型の基板とｐ型の基板を持ち、それぞれ
の基板に形成されたｐチヤネル及びｎチヤネルト
ランジスタを相互に接続して回路が構成されるた
め、高集積化には解決すべき数々の問題が残つて
いる。特に問題となるのは、ウエルの形成方法と
その分離であり、ウエルの微細化が困難であるば
かりか、ウエル境界部近くに形成するとPnPnの
寄生構造でのスイツチング（所謂ラツチアツプ現
象）が生じ、回路が破壊される等の不都合があつ
た。
きなノイズマージンが得られる等の特長を有し、
将来の超LSI形成のための重要の技術として注目
されている。しかし、この装置では１つのチツプ
の上にｎ型の基板とｐ型の基板を持ち、それぞれ
の基板に形成されたｐチヤネル及びｎチヤネルト
ランジスタを相互に接続して回路が構成されるた
め、高集積化には解決すべき数々の問題が残つて
いる。特に問題となるのは、ウエルの形成方法と
その分離であり、ウエルの微細化が困難であるば
かりか、ウエル境界部近くに形成するとPnPnの
寄生構造でのスイツチング（所謂ラツチアツプ現
象）が生じ、回路が破壊される等の不都合があつ
た。
以下、この問題をCMOSインバータを例にと
り説明する。第１図ａ〜ｃは従来のCMOSイン
バータ製造工程を示す断面図である。まず、第１
図ａに示す如く、ｎ型半導体基板１上にSiO2膜
からなるマスク層２を形成し、その開口部を通し
てボロン（B+）を、例えば100〔kV〕の加速電
圧、２〜３×1012〔cm- 2〕のドーズ量でイオン注
入する。ここで、図中３がイオン注入領域であ
る。次いで1200〔℃〕約８時間の熱処置を行い、
第１図ｂに示す如くボロンの拡散させ、接合深さ
が５〜６〔μm〕となるようにする。このようにし
て形成されたＰ型拡散層ｐ−ウエル４である。次
に、上記マスク層２を除去し、第１図ｃに示す如
くフイールド酸化膜５、ゲート酸化膜６ａ，６
ｂ、ゲート電極７ａ，７ｂを形成し、さらにソー
ス・ドレインとなるP+拡散層８ａ，９ａ及びN+
拡散層８ｂ，９ｂ等を形成し、ｐ−チヤネルトラ
ンジスタ１０ａ及びｎ−チヤネルトランジスタ１
０ｂを形成する。この後、絶縁膜を介してAlの
配線等を形成し、必要な電気的接続を施すことに
よつて、CMOSインバータが形成されることに
なる。
り説明する。第１図ａ〜ｃは従来のCMOSイン
バータ製造工程を示す断面図である。まず、第１
図ａに示す如く、ｎ型半導体基板１上にSiO2膜
からなるマスク層２を形成し、その開口部を通し
てボロン（B+）を、例えば100〔kV〕の加速電
圧、２〜３×1012〔cm- 2〕のドーズ量でイオン注
入する。ここで、図中３がイオン注入領域であ
る。次いで1200〔℃〕約８時間の熱処置を行い、
第１図ｂに示す如くボロンの拡散させ、接合深さ
が５〜６〔μm〕となるようにする。このようにし
て形成されたＰ型拡散層ｐ−ウエル４である。次
に、上記マスク層２を除去し、第１図ｃに示す如
くフイールド酸化膜５、ゲート酸化膜６ａ，６
ｂ、ゲート電極７ａ，７ｂを形成し、さらにソー
ス・ドレインとなるP+拡散層８ａ，９ａ及びN+
拡散層８ｂ，９ｂ等を形成し、ｐ−チヤネルトラ
ンジスタ１０ａ及びｎ−チヤネルトランジスタ１
０ｂを形成する。この後、絶縁膜を介してAlの
配線等を形成し、必要な電気的接続を施すことに
よつて、CMOSインバータが形成されることに
なる。
このような従来の方法によると、イオン注入さ
れたボロンを熱拡散させ５〜６〔μm〕の接合深さ
を持つｐ−ウエル４を形成する際、ボロンが横方
向にも約４〜５〔μm〕拡散するため、ｐウエル領
域も横方向に拡がる。したがつて、小さなウエル
を精度よく形成することは困難であつた。また、
第１図ｃに示したようにｐチヤネルトランジスタ
１０ａのドレイン９ａ、ｎ型基板１、ｐ−ウエル
４及びｎチヤネルトランジスタ１０ｂのソース８
ｂの間にpnpnの寄生構造が形成され、これが回
路作動中にONすると回路が破壊されるという、
所謂ラツチ・アツプ現象が生じる。これを防止す
るためにはn+層９ａ（ドレイン）とn+層８ｂ（ソ
ース）との間隔を十分に離す必要があり、これが
CMOS ICの微細化を妨げる大きな要因となつて
いた。なお、上述した問題はCMOSインバータ
に限らず各種のCMOS型半導体装置についても
同様に云えることである。
れたボロンを熱拡散させ５〜６〔μm〕の接合深さ
を持つｐ−ウエル４を形成する際、ボロンが横方
向にも約４〜５〔μm〕拡散するため、ｐウエル領
域も横方向に拡がる。したがつて、小さなウエル
を精度よく形成することは困難であつた。また、
第１図ｃに示したようにｐチヤネルトランジスタ
１０ａのドレイン９ａ、ｎ型基板１、ｐ−ウエル
４及びｎチヤネルトランジスタ１０ｂのソース８
ｂの間にpnpnの寄生構造が形成され、これが回
路作動中にONすると回路が破壊されるという、
所謂ラツチ・アツプ現象が生じる。これを防止す
るためにはn+層９ａ（ドレイン）とn+層８ｂ（ソ
ース）との間隔を十分に離す必要があり、これが
CMOS ICの微細化を妨げる大きな要因となつて
いた。なお、上述した問題はCMOSインバータ
に限らず各種のCMOS型半導体装置についても
同様に云えることである。
本発明の目的は、小さなウエルを精度良く形成
することができ、かつラツチ・アツプ等の発生を
未然に防止することができ、CMOS型半導体装
置の微細化及び信頼性向上に寄与し得る半導体装
置の製造方法を提供することにある。
することができ、かつラツチ・アツプ等の発生を
未然に防止することができ、CMOS型半導体装
置の微細化及び信頼性向上に寄与し得る半導体装
置の製造方法を提供することにある。
本発明の骨子は、ウエルと基板との間或いはウ
エル間に溝を設け、この溝に絶縁膜を埋め込むこ
とにある。
エル間に溝を設け、この溝に絶縁膜を埋め込むこ
とにある。
すなわち本発明は、半導体基板上の一部に該基
板と逆導電型のウエルを形成し、このウエル及び
基板上にそれぞれ能動素子を形成して半導体装置
を製造するに際し、上記基板上のウエル形成領域
外に１層以上の第１の被膜を形成したのち、
CVD法を用いて全面に第２の被膜を形成し、次
いで等方性エツチングにより前記第１の被膜の側
壁部の前記第２の被膜を選択的に除去し、次いで
残存した前記第２の被膜をマスクとして前記基板
を選択エツチングして溝部を形成し、次いで上記
溝部にCVD法を用いて絶縁膜を埋め込み、しか
るのち上記被膜及び絶縁膜をマスクとし前記基板
に該基板と逆導電型の不純物をドーピングするよ
うにした方法である。
板と逆導電型のウエルを形成し、このウエル及び
基板上にそれぞれ能動素子を形成して半導体装置
を製造するに際し、上記基板上のウエル形成領域
外に１層以上の第１の被膜を形成したのち、
CVD法を用いて全面に第２の被膜を形成し、次
いで等方性エツチングにより前記第１の被膜の側
壁部の前記第２の被膜を選択的に除去し、次いで
残存した前記第２の被膜をマスクとして前記基板
を選択エツチングして溝部を形成し、次いで上記
溝部にCVD法を用いて絶縁膜を埋め込み、しか
るのち上記被膜及び絶縁膜をマスクとし前記基板
に該基板と逆導電型の不純物をドーピングするよ
うにした方法である。
また本発明は、半導体基板上に第１導電型の第
１ウエル及び第２導電型の第２ウエルを形成し、
これらのウエル上にそれぞれ能動素子を形成して
半導体装置を製造するに際し、上記基板の第２ウ
エル形成領域上に１層以上の第１の被膜を形成し
たのち、CVD法を用いて全面に第２の被膜を形
成し、次いで等方性エツチングにより第１の被膜
の側壁部の前記第２の被膜の段差部を選択的に除
去し、次いで残存した前記第２の被膜をマスクと
して前記の基板を選択エツチングして溝部を形成
し、次いで上記溝部にCVD法を用いて絶縁膜を
埋め込み、次いで上記第１の被膜及び絶縁膜をマ
スクとして第１ウエル形成領域上に第１導電型の
不純物をドーピングし、次いで上記第１ウエル形
成領域上に第３の被膜を形成し、次いで前記第１
の被膜を除去し、しかるのち上記第３の被膜をマ
スクとして前記第２ウエル形成領域上に第２導電
型の不純物をドーピングするようにした方法であ
る。
１ウエル及び第２導電型の第２ウエルを形成し、
これらのウエル上にそれぞれ能動素子を形成して
半導体装置を製造するに際し、上記基板の第２ウ
エル形成領域上に１層以上の第１の被膜を形成し
たのち、CVD法を用いて全面に第２の被膜を形
成し、次いで等方性エツチングにより第１の被膜
の側壁部の前記第２の被膜の段差部を選択的に除
去し、次いで残存した前記第２の被膜をマスクと
して前記の基板を選択エツチングして溝部を形成
し、次いで上記溝部にCVD法を用いて絶縁膜を
埋め込み、次いで上記第１の被膜及び絶縁膜をマ
スクとして第１ウエル形成領域上に第１導電型の
不純物をドーピングし、次いで上記第１ウエル形
成領域上に第３の被膜を形成し、次いで前記第１
の被膜を除去し、しかるのち上記第３の被膜をマ
スクとして前記第２ウエル形成領域上に第２導電
型の不純物をドーピングするようにした方法であ
る。
本発明によれば、溝部に埋め込んだ絶縁膜によ
りウエルの横方向の拡がりが規定されるため、小
さなウエルを精度良く形成することができる。ま
た、第２の被膜はCVD膜であるため、ウエツト
エツチング等の等方性エツチングを用いること
で、第１の被膜の側壁部の第２の被膜を制御性良
く選択除去できる。この結果、寸法精度の高いマ
スクパターンが得られ、孔径の小さい溝を形成で
き、素子形成領域を広くとれる。さらに、溝部に
埋め込んだ絶縁膜により各素子間が確実に分離さ
れるため、ラツチアツプ現象等を招くこともな
い。また、絶縁膜はCVD法により形成されてい
るので、熱酸化法のように熱により基板がダメー
ジを受けるという恐れはない。したがつて、
CMOS半導体装置の微細化及び信頼性向上に絶
大なる効果を発揮する。
りウエルの横方向の拡がりが規定されるため、小
さなウエルを精度良く形成することができる。ま
た、第２の被膜はCVD膜であるため、ウエツト
エツチング等の等方性エツチングを用いること
で、第１の被膜の側壁部の第２の被膜を制御性良
く選択除去できる。この結果、寸法精度の高いマ
スクパターンが得られ、孔径の小さい溝を形成で
き、素子形成領域を広くとれる。さらに、溝部に
埋め込んだ絶縁膜により各素子間が確実に分離さ
れるため、ラツチアツプ現象等を招くこともな
い。また、絶縁膜はCVD法により形成されてい
るので、熱酸化法のように熱により基板がダメー
ジを受けるという恐れはない。したがつて、
CMOS半導体装置の微細化及び信頼性向上に絶
大なる効果を発揮する。
第２図ａ〜ｈは本発明の第１の実施例に係わる
CMOSインバータ製造工程を示す断面図である。
まず、第２図ａに示す如くｎ型シリコン基板（半
導体基板）１１上に、熱酸化膜（SiO2膜）１２
及びSi3N4膜１３からなる第１の被膜をそれぞれ
例えば1000〔Å〕形成する、続いて、例えばフト
ロレジスト１４を選択的に形成し、このレジスト
１４をマスクとしてSi3N4膜１３及びsiO2膜１２
をエツチング除去する。次いで、第２図ｂに示す
如く全面に例えばプラズマSiO2膜（第２の被膜）
１５を約10〔μm〕形成する。その後この試料を例
えばNH4Fで約20〜30秒エツチングし、第２図ｃ
に示す如く段差部においてのみプラズマSiO2１
５をエツチング除去する。
CMOSインバータ製造工程を示す断面図である。
まず、第２図ａに示す如くｎ型シリコン基板（半
導体基板）１１上に、熱酸化膜（SiO2膜）１２
及びSi3N4膜１３からなる第１の被膜をそれぞれ
例えば1000〔Å〕形成する、続いて、例えばフト
ロレジスト１４を選択的に形成し、このレジスト
１４をマスクとしてSi3N4膜１３及びsiO2膜１２
をエツチング除去する。次いで、第２図ｂに示す
如く全面に例えばプラズマSiO2膜（第２の被膜）
１５を約10〔μm〕形成する。その後この試料を例
えばNH4Fで約20〜30秒エツチングし、第２図ｃ
に示す如く段差部においてのみプラズマSiO2１
５をエツチング除去する。
次に、フオトレジスト膜１４を除去すると共に
レジスト１４上のプラズマSiO2膜１５をリフト
オフにより除去する。次いで、第２図ｄに示す如
くSi3H4膜１３及び残置されたプラズマSiO2膜１
５をマスクとして、シリコン基板１１を異方性エ
ツチング法により選択エツチングし、前記第１の
被膜のパターン周辺に溝部１６を５〜10〔μm〕の
深さに形成する。続いて、プラズマSiO2膜１５
をエツチング除去したのち、第２図ｅに示す如く
全面に例えばCVD SiO2膜（絶縁膜）１７を約
2000〔Å〕堆積させ、前記溝部１６を埋めると同
時に全面を覆う。次いで、方向性エツチング法に
より全面エツチングを施し、SiO2膜１７を約
2000〔Å〕除去すると第２図ｆに示す如く、溝部
１６がSiO2膜１７で充填された構造となる。続
いて、Si3N4膜１３及びSiO2膜をマスクとして、
ボロン（B+）を拡散しｐウエル１８を形成する。
ここで、上記ボロンの拡散はボロンナイトライド
を用いた気相拡散でもよいし、ボロンのイオン注
入とドライブイン拡散とを組み合わせたものでも
よい。
レジスト１４上のプラズマSiO2膜１５をリフト
オフにより除去する。次いで、第２図ｄに示す如
くSi3H4膜１３及び残置されたプラズマSiO2膜１
５をマスクとして、シリコン基板１１を異方性エ
ツチング法により選択エツチングし、前記第１の
被膜のパターン周辺に溝部１６を５〜10〔μm〕の
深さに形成する。続いて、プラズマSiO2膜１５
をエツチング除去したのち、第２図ｅに示す如く
全面に例えばCVD SiO2膜（絶縁膜）１７を約
2000〔Å〕堆積させ、前記溝部１６を埋めると同
時に全面を覆う。次いで、方向性エツチング法に
より全面エツチングを施し、SiO2膜１７を約
2000〔Å〕除去すると第２図ｆに示す如く、溝部
１６がSiO2膜１７で充填された構造となる。続
いて、Si3N4膜１３及びSiO2膜をマスクとして、
ボロン（B+）を拡散しｐウエル１８を形成する。
ここで、上記ボロンの拡散はボロンナイトライド
を用いた気相拡散でもよいし、ボロンのイオン注
入とドライブイン拡散とを組み合わせたものでも
よい。
次に、第２図ｇに示す如くSi3N4膜１３及び
SiO2膜１２を除去する。そして、第２図ｈに示
す如くフイールド酸化膜１９、ゲート酸化膜２０
ａ，２０ｂ、ゲート電極２１ａ，２１ｂ、ソー
ス・ドレインとなるp+拡散層２２ａ，２３ａ及
びN+拡散層２２ｂ，２３ｂ等を形成する。その
後、従来方法と同様に層間絶縁膜やAl配線等を
形成することによつてCMOSインバータが作製
されることになる。
SiO2膜１２を除去する。そして、第２図ｈに示
す如くフイールド酸化膜１９、ゲート酸化膜２０
ａ，２０ｂ、ゲート電極２１ａ，２１ｂ、ソー
ス・ドレインとなるp+拡散層２２ａ，２３ａ及
びN+拡散層２２ｂ，２３ｂ等を形成する。その
後、従来方法と同様に層間絶縁膜やAl配線等を
形成することによつてCMOSインバータが作製
されることになる。
かくして本実施例方法によれば、ｐウエル１８
を形成するための拡散工程に際し、両側がSiO2
膜１７で囲まれているためボロンは横方向には拡
散しない。このため、微細なｐ−ウエル領域を容
易に形成することができる。また、ｐチヤネルト
ランジスタのソース若しくはドレイン２３ａ及び
ｎチヤネルトラジスタのソース若しくはドレイン
２２ｂを第２図ｈに示した如く近接させても、溝
部１６に充填されたSiO2膜１７によつても各ト
ランジスタが隔られているため、ラツチアツプ現
象を、従来法によつて十分離した構造をとつた場
合と同じかそれ以上に起こし難くすることができ
る。したがつて、CMOSインバータの微細化を
極めて容易に実現することができた。なお、前述
した溝部１６を形成することによつて、ウエルの
分離を実現する方法はこれまでにもいろいろ試み
られているが、溝を形成するためのマスク形成工
程とｐウエル拡散を行うためのマスク形成工程が
それぞれ別々に行われていたため、工程も複雑に
なり、さらに微細なｐ−ウエルを形成することに
おいても不利であつた。これに対し、本実施例で
は溝を形成するためのマスク形成工程をセルフア
ラインで行うことができ、さらにｐウエル拡散の
ためのマスクを溝形成のためのマスクとしても用
いているので、その工程が極めて容易になる等の
利点もある。
を形成するための拡散工程に際し、両側がSiO2
膜１７で囲まれているためボロンは横方向には拡
散しない。このため、微細なｐ−ウエル領域を容
易に形成することができる。また、ｐチヤネルト
ランジスタのソース若しくはドレイン２３ａ及び
ｎチヤネルトラジスタのソース若しくはドレイン
２２ｂを第２図ｈに示した如く近接させても、溝
部１６に充填されたSiO2膜１７によつても各ト
ランジスタが隔られているため、ラツチアツプ現
象を、従来法によつて十分離した構造をとつた場
合と同じかそれ以上に起こし難くすることができ
る。したがつて、CMOSインバータの微細化を
極めて容易に実現することができた。なお、前述
した溝部１６を形成することによつて、ウエルの
分離を実現する方法はこれまでにもいろいろ試み
られているが、溝を形成するためのマスク形成工
程とｐウエル拡散を行うためのマスク形成工程が
それぞれ別々に行われていたため、工程も複雑に
なり、さらに微細なｐ−ウエルを形成することに
おいても不利であつた。これに対し、本実施例で
は溝を形成するためのマスク形成工程をセルフア
ラインで行うことができ、さらにｐウエル拡散の
ためのマスクを溝形成のためのマスクとしても用
いているので、その工程が極めて容易になる等の
利点もある。
第３図ａ，ｂは第２の実施例に係わる工程断面
図である。この実施例が先に説明した第１の実施
例と異なる点は、前記半導体基板としてπ型基板
３１を用いたことにある。すなわち、π型基板３
１を用い前記第２図ｆまでは先の実施例と同様の
工程とし、その後Si3N4膜１３をマスクとして選
択酸化を行い第３図ａに示す如く酸化膜（SiO2
膜）３２を形成する。次いで、Si3N4膜１３及び
SiO2膜１２を除去したのち、第３図ｂに示す如
くヒ素（As）等のｎ型の不純物を選択酸化によ
つて形成されたSiO2膜（第３の被膜）３２をマ
スクに基板３１に導入しｎウエル３３を形成す
る。これにより、π型基板３１上にｎ−ウエル３
３及びｐ−ウエル１８を同時に形成することがで
き、かつこれらをSiO2膜３２で分離した構造が
実現されることになる。
図である。この実施例が先に説明した第１の実施
例と異なる点は、前記半導体基板としてπ型基板
３１を用いたことにある。すなわち、π型基板３
１を用い前記第２図ｆまでは先の実施例と同様の
工程とし、その後Si3N4膜１３をマスクとして選
択酸化を行い第３図ａに示す如く酸化膜（SiO2
膜）３２を形成する。次いで、Si3N4膜１３及び
SiO2膜１２を除去したのち、第３図ｂに示す如
くヒ素（As）等のｎ型の不純物を選択酸化によ
つて形成されたSiO2膜（第３の被膜）３２をマ
スクに基板３１に導入しｎウエル３３を形成す
る。これにより、π型基板３１上にｎ−ウエル３
３及びｐ−ウエル１８を同時に形成することがで
き、かつこれらをSiO2膜３２で分離した構造が
実現されることになる。
したがつて、この実施例によつても先の第１の
実施例と同様の効果が得られるのは勿論のことで
ある。なお、前記ｐウエルとｎウエルとの形成順
序は逆に行つてもよい。また、基板として先の実
施例と同じくｎ型の基板１１を用いて酸化膜３２
をマスクに行うイオン注入を、例えばｎ型基板１
１におけるフイールド反転防止及びチヤネル部の
閾値コントロールを目的に行つてもよい。この場
合、例えばAsのイオン注入が用いられ50kV〜
100KVで、５×1011〜1013の範囲のドーズ量でイ
オン注入すればよい。
実施例と同様の効果が得られるのは勿論のことで
ある。なお、前記ｐウエルとｎウエルとの形成順
序は逆に行つてもよい。また、基板として先の実
施例と同じくｎ型の基板１１を用いて酸化膜３２
をマスクに行うイオン注入を、例えばｎ型基板１
１におけるフイールド反転防止及びチヤネル部の
閾値コントロールを目的に行つてもよい。この場
合、例えばAsのイオン注入が用いられ50kV〜
100KVで、５×1011〜1013の範囲のドーズ量でイ
オン注入すればよい。
第４図は第３の実施例に係わる工程断面図であ
る。この実施例は先の第１の実施例の改良であ
り、前記第２図ｄの段階で溝部１６の底部にｎ型
の不純物をイオン注入し、ｎ型不純物の高濃度不
純物層４１をｎ型基板１１内に形成した場合を示
す。この様な構造をとるとｐ−ウエル１８の界面
における空気層のｎ基板１１側における空気層の
形状は第４図中に破線で示す如くなつている。す
なわち、空気層の拡がりが高濃度層４１によつて
おきかとられるため、ラツチアツプやパンチスル
ーの耐圧をさらに高くすることができる。
る。この実施例は先の第１の実施例の改良であ
り、前記第２図ｄの段階で溝部１６の底部にｎ型
の不純物をイオン注入し、ｎ型不純物の高濃度不
純物層４１をｎ型基板１１内に形成した場合を示
す。この様な構造をとるとｐ−ウエル１８の界面
における空気層のｎ基板１１側における空気層の
形状は第４図中に破線で示す如くなつている。す
なわち、空気層の拡がりが高濃度層４１によつて
おきかとられるため、ラツチアツプやパンチスル
ーの耐圧をさらに高くすることができる。
なお、本発明は上述した各実施例に限定される
ものではない。前記第１の実施例では、プラズマ
SiO2膜１５をリフト・オフによつて除去してか
らシリコン基板１１の選択エツチングを行つた
が、これは必ずしも行わなくてもよい。すなわ
ち、第２図ｃの状態でシリコン基板１１のエツチ
ングを行うようにしてもよい。また、前記溝部へ
の絶縁膜の充填としてCVD SiO2膜１５の堆積を
行つたが、この代りに熱酸化を行つてもよい。さ
らに、残置されたプラズマSiO2膜１７を除去し
てから溝部１６への絶縁物の充填を行つている
が、SiO2膜１５の除去前、すなわち第２図ｄの
段階で行つてもよい。また、前記第１の被膜とし
てレジスト／Si3N4／SiO2を用いて説明したが、
これ以外のいかなる組合せでもよい。例えばレジ
ストのかわりにAlを用いてもよいし、SiO2膜或
いはsi3N4膜単独であつてもよい。また、段差部
でのエツチング速度が平坦部でのエツチング速度
よりも速い膜としてプラズマSiO2膜の場合につ
いてのみ述べたが、これ以外のもの例えばプラズ
マSi3N4、プラズマPSG膜或いはスパツタリング
で堆積されたSiO2、Si3N4、PSG膜等でもよい。
さらに、Alの蒸着を用いて段差部で薄くなつた
膜を等方エツチングで除去して、残つたAlパタ
ンを用いて同様の効果が得られる。また、このよ
うな性質の膜を一切用いずマスク合せ工程を用い
てマスク材を第２図ｄに示す如く残置しても本発
明の主旨を逸脱するものではない。また、第２図
ｈでは図示されたｎチヤネルトランジスタとｐ−
チヤネルトランジスタとの分離はウエルの分離用
酸化膜１７をそのまま用いているが、これに加え
フイールド酸化膜で分離を行つてもよい。さら
に、フイールド酸化膜の形成はいかなる方法を用
いて形成してもよく、いわゆる従来のLOCOS法、
埋め込み酸化膜による方法など何を用いてもよい
ことは言うまでもない。要するに本発明は、その
要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
ものではない。前記第１の実施例では、プラズマ
SiO2膜１５をリフト・オフによつて除去してか
らシリコン基板１１の選択エツチングを行つた
が、これは必ずしも行わなくてもよい。すなわ
ち、第２図ｃの状態でシリコン基板１１のエツチ
ングを行うようにしてもよい。また、前記溝部へ
の絶縁膜の充填としてCVD SiO2膜１５の堆積を
行つたが、この代りに熱酸化を行つてもよい。さ
らに、残置されたプラズマSiO2膜１７を除去し
てから溝部１６への絶縁物の充填を行つている
が、SiO2膜１５の除去前、すなわち第２図ｄの
段階で行つてもよい。また、前記第１の被膜とし
てレジスト／Si3N4／SiO2を用いて説明したが、
これ以外のいかなる組合せでもよい。例えばレジ
ストのかわりにAlを用いてもよいし、SiO2膜或
いはsi3N4膜単独であつてもよい。また、段差部
でのエツチング速度が平坦部でのエツチング速度
よりも速い膜としてプラズマSiO2膜の場合につ
いてのみ述べたが、これ以外のもの例えばプラズ
マSi3N4、プラズマPSG膜或いはスパツタリング
で堆積されたSiO2、Si3N4、PSG膜等でもよい。
さらに、Alの蒸着を用いて段差部で薄くなつた
膜を等方エツチングで除去して、残つたAlパタ
ンを用いて同様の効果が得られる。また、このよ
うな性質の膜を一切用いずマスク合せ工程を用い
てマスク材を第２図ｄに示す如く残置しても本発
明の主旨を逸脱するものではない。また、第２図
ｈでは図示されたｎチヤネルトランジスタとｐ−
チヤネルトランジスタとの分離はウエルの分離用
酸化膜１７をそのまま用いているが、これに加え
フイールド酸化膜で分離を行つてもよい。さら
に、フイールド酸化膜の形成はいかなる方法を用
いて形成してもよく、いわゆる従来のLOCOS法、
埋め込み酸化膜による方法など何を用いてもよい
ことは言うまでもない。要するに本発明は、その
要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
第１図ａ〜ｃは従来のCMOSインバータ製工
程を示す断面図。第２図ａ〜ｈは本発明の第１の
実施例に係わるCMOSインバータ製造工程を示
す断面図、第３図ａ〜ｂは第２の実施例に係わる
工程断面図、第４図は第３の実施例に係わる工程
断面図である。 １１……ｎ型シリコン基板、１２……熱酸化膜
（SiO2膜）、１３……Si3N4膜、１４……レジス
ト、１５……プラズマSiO2膜、１６……溝部、
１７……CVD SiO2膜（絶縁膜）、１８……ウエ
ル、２０ａ，２０ｂ……ゲート酸化膜、２１ａ，
２１ｂ……ゲート電極、２２ａ，２２ｂ，２３
ａ，２３ｂ……ソース・ドレイン、３１……π型
基板、３２……酸化膜（SiO2膜）、３３……ｎウ
エル、４１……高濃度不純物層。
程を示す断面図。第２図ａ〜ｈは本発明の第１の
実施例に係わるCMOSインバータ製造工程を示
す断面図、第３図ａ〜ｂは第２の実施例に係わる
工程断面図、第４図は第３の実施例に係わる工程
断面図である。 １１……ｎ型シリコン基板、１２……熱酸化膜
（SiO2膜）、１３……Si3N4膜、１４……レジス
ト、１５……プラズマSiO2膜、１６……溝部、
１７……CVD SiO2膜（絶縁膜）、１８……ウエ
ル、２０ａ，２０ｂ……ゲート酸化膜、２１ａ，
２１ｂ……ゲート電極、２２ａ，２２ｂ，２３
ａ，２３ｂ……ソース・ドレイン、３１……π型
基板、３２……酸化膜（SiO2膜）、３３……ｎウ
エル、４１……高濃度不純物層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の一部に該基板と逆導電型のウ
エルを形成し、このウエル及び上記基板上にそれ
ぞれ能動素子を形成する半導体装置の製造方法に
おいて、前記基板上のウエル形成領域外に第１の
被膜を形成する工程と、CVD法を用いて全面に
第２の被膜を形成する工程と、等方性エツチング
により前記第１の被膜の側壁部の前記第２の被膜
を選択的に除去する工程と、残存した前記第２の
被膜をマスクとして前記基板を選択エツチングし
て溝部を形成する工程と、上記溝部にCVD法を
用いて絶縁膜を埋め込む工程と、上記被膜及び絶
縁膜をマスクとし前記基板に該基板と逆導電型の
不純物をドーピングする工程とを具備したことを
特徴とする半導体装置の製造方法。 ２ 前記基板を選択エツチングして溝部を形成す
る工程は、前記被膜が形成された基板上の全面に
段差部におけるエツチング速度が平坦部における
エツチング速度より速い第２の被膜を形成したの
ち、全面エツチングを施し上記第２の被膜の段差
部を除去し、次いで残存した第２の被膜をマスク
の一部として前記基板を選択エツチングすること
である特許請求の範囲第１項記載の半導体装置の
製造方法。 ３ 半導体基板上に第１導電型の第１ウエル及び
第２導電型の第２ウエルを形成し、これらのウエ
ル上にそれぞれ能動素子を形成する半導体装置の
製造方法において、前記基板の第２ウエル形成領
域上に第１の被膜を形成する工程と、CVD法を
用いて全面に第２の被膜を形成する工程と、等方
性エツチングにより前記第１の被膜の側壁部の前
記第２の被膜を選択的に除去する工程と、残存し
た前記第２の被膜をマスクとして前記基板を選択
エツチングして溝部を形成する工程と、上記溝部
にCVD法を用いて絶縁膜を埋め込む工程と、上
記第１の被膜及び絶縁膜をマスクとして第１ウエ
ル形成領域上に第１導電型の不純物をドーピング
する工程と、上記第１ウエル形成領域上に第３の
被膜を形成する工程と、次いで前記第１の被膜を
除去する工程と、次いで上記第３の被膜をマスク
として前記第２ウエル形成領域上に第２導電型の
不純物をドーピングする工程とを具備したことを
特徴とする半導体装置の製造方法。 ４ 前記基板を選択エツチングして溝部を形成す
る工程は、前記第１の被膜が形成された基板上の
全面に段差部におけるエツチング速度が平坦部に
おけるエツチング速度より速い第２の被膜を形成
したのち、全面エツチングを施し上記第２の被膜
の段差部を除去し、次いで残存した第２の被膜を
マスクの一部として前記基板を選択エツチングす
ることである特許請求の範囲第３項記載の半導体
装置の製造方法。 ５ 前記第３の被膜は前記基板の選択酸化によつ
て形成されたものであり、前記第１の被膜は耐酸
化性膜を含むものである特許請求の範囲第３項又
は第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150960A JPS5940563A (ja) | 1982-08-31 | 1982-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150960A JPS5940563A (ja) | 1982-08-31 | 1982-08-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940563A JPS5940563A (ja) | 1984-03-06 |
| JPH0481339B2 true JPH0481339B2 (ja) | 1992-12-22 |
Family
ID=15508191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150960A Granted JPS5940563A (ja) | 1982-08-31 | 1982-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940563A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500140A (ja) * | 1983-10-11 | 1986-01-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 相補型金属−酸化物−半導体デバイスを含む半導体回路 |
| US4656730A (en) * | 1984-11-23 | 1987-04-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for fabricating CMOS devices |
| JPS6252957A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
-
1982
- 1982-08-31 JP JP57150960A patent/JPS5940563A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940563A (ja) | 1984-03-06 |
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