KR960009991B1 - Mos fet의 제조방법 - Google Patents

Abstract

요약 없음

Description

MOS FET의 제조방법

제1도(a) 내지 제1도(p)는 본 발명의 MOS FET의 제조방법의 1실시예의 공정 단면도.

제2도는 상기 실시예에 의해 제조된 MOS FET의 채널 긴쪽의 방향의 단면도.

제3도는 상기 MOS FET의 채널 긴쪽 방향과 채널 폭 방향의 양단면을 포함하는 게이트 형성후의 사면도.

제4도는 상기 MOS FET의 배선전의 평면도.

제5도는 종래의 MOS FET의 구성을 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판11a : 돌출부

12 : 소오스·드레인 도전층13 : 게이트 전극

14 : 게이트 산화막15,16 : 절연용 실리콘 산화막

17 : 더미(dummy) 질화막

본 발명은 집적 회로의 고밀도화, 고속화에 적합한 MOS FET의 제조방법에 관한 것이다.

제5도는 종래의 MOS FET의 구성예를 나타낸 단면도이다. 이 제5도에 있어서, 실리콘 기판(1)의 표면을 채널면으로 하고, 그 위에 게이트 산화막(3)을 통하여 게이트 전극(4)이 형성되어 있다. 소오스·드레인의 도전층(5)은 실리콘 기판(1)의 표면을 고농도층으로 하여 게이트 전극(4)의 양측에 형성되어 있다. 또 트랜지스터의 둘레는 필드 산화막(2)으로 둘러 쌓여지고, 주위의 트랜지스터와 분리되어 있다.

필드 산화막(2)과 게이트 산화막(3)은 열산화에 의해, 게이트 전극(4)은 CVD법으로 전면피복 후, 포토리소 그래픽 에칭에 의한 패터닝(patterning)에 의해, 소오스·드레인의 도전층(5)은 게이트 전극(4)을 마스크로 하여 이온 주입에 의해서 채널층에 대하여 자기 정합(自忌 整合) 적으로 형성되어 있다. 종래의 MOS FET는 직접회로의 고집적화, 고성능화에 수반하여 소오스·드레인의 도전층(5)이 실리콘 기판(1)에 확산층으로서 형성되어 있으므로써 다음과 같은 문제가 발생되고 있다.

즉, MOS FET의 게이트 길이가 짧게 됨에 따라 드레인으로부터 채널 방향으로 형성되는 공핍층에 의한 짧은 채널 효과나, 펀치드루(punch through)가 일어나기 쉽게 되어 있으며, 소오스·드레인 확산층과 실리콘 기판(1)과의 접합 용량에 의한 소자특성에의 영향이 크게 되어 있다.

이것들의 해결책으로 전자의 경우, LDD(Lightly Doped Drain) 구조등에 의한 도전층의 확산의 제어가 행해지고 있으나, 소오스·드레인의 저항이 높아지거나, 제조공정이 복잡하게 되는 등의 문제도 있어, 충분히 해결되어 있지 않다.

또 후자에 대해서, SOI 구조등의 새로운 구조가 제안되어 있으나, 제조공정이 어려워 실현되지 않아 충분히 해결되어 있지 않다.

본 발명은 상기 종래기술이 지니고 있는 문제점 중, 짧은 채널 효과가 펀치 드루가 일어나기 쉬운점, 및 소오스·드레인 확산층과 실리콘 기판과의 접합용량에 의한 소자에의 영향이 큰점, 또 소오스·드레인의 저항이 낮은점과, 제조공정이 복잡하게 되는 점에 대해서 해결한 MOS FET의 제조방법을 제공하는 것이다. 본 발명은 상기 문제점을 해결하기 위하여, MOS FET의 제조방법에 있어서, 반도체 기판의 채널형성면상에 질화막을 형성하는 공정과, 상기 질화막을 마스크로 하여, 상기 반도체 기판을 에칭하므로서 채널형성면 부분을 돌출부로 하는 공정과, 상기 질화막과 상기 반도체 기판상의 돌출부 표면 및 측면 상부 이외의 부분을 절연막으로 피복하는 공정과, 상기 절연막 미피복의 상기 반도체 기판상의 돌출부 측면과 접합하도록 폴리실리콘을 형성하는 공정과, 상기 폴리실리콘을 열산화하여, 소오스·드레인 도전층으로 되는 상기 폴리실리콘의 상부 및 잔여의 부분을 열산화막으로 변환하여 소자 분리를 행하는 공정을 도입한 것이다.

본 발명에 의하면, MOS FET의 제조방법에 있어서, 이상과 같은 공정을 도입하였으므로, 채널면을 기판에 대하여 돌출부로 설치하고, 채널면 이외를 절연물로 피복하고, 돌출부측면 상부에 필요 최소한 접합을 형성한 상태로 돌출부 양측의 절연물 상에 소오스·드레인 도전층을 형성하는 동시에, 게이트 전극은 채널을 형성하는 돌출부 형상을 이용하여 채널면에 대하여 자기정합적으로 형성한다. 따라서 상기한 문제점을 제거할 수 있다.

이하에서 본 발명의 MOS FET의 제조방법의 제1실시예에 관하여 도면에 따라 설정하겠으나, 먼저 본 발명의 제조방법에서 얻어진 MOS FET의 구성을 개략적으로 설명한다.

제1도(a) 내지 제1도(p)는 그의 공정 단면도이며, 이중 제1도(a), 제1도(c), 제1도(e), 제1도(g), 제1도(i), 제1도(k), 제1도(m), 제1도(o)는 MOS FET의 채널길이 방향의 단면도이며, 제1도(b), 제1도(d), 제1도(f), 제1도(h), 제1도(j), 제1도(ℓ), 제1도(n), 제1도(p)는 각각 채널폭 방향의 단면도이다.

또, 제2도는 본 발명에 의해 제조된 MOS FET를 채널기의 방향으로 단면하여 표시한 도면이며, 또 제3도에 채널 길이 방향과 채널 폭방향의 양단면을 포함한 입체도를 게이트 형성후를 예로서 나타내고 있으며, 제4도는 A1 배선전(前)의 평면도를 나타내고 있다.

이 제1도 내지 제4도 중에서, 부호(11)은 실리콘 기판, (12)는 소오스·드레인 도전층, (13)은 게이트 전극, (14)는 게이트 산화막, (15)는 소오스·드레인 도전층(12)과 실리콘 기판(11)과의 절연용 실리콘 산화막, (16)은 소오스·드레인 도전층(12)과 게이트 전극(13)과의 절연용 실리콘 산화막, (17)은 게이트를 자기 정합적으로 형성하기 위한 더미 질화막이다.

다음에 제1도에 따라서, 본 발명은 MOS FET의 제조방법을 설명한다. 이 실시예에서는 n형 트랜지스터에 관하여 설명하겠으나, 채널층, 소오스/드레인 층의 도전형을 적절히 선택 함으로써, P형 트랜지스터를 만들 수 있고, CMOS 구조로 하는 것도 가능하다.

먼저, 제1도(a), 제1도(b) 에 나타낸 바와 같이, 반도체 기판으로서의 p형의 실리콘 기판(11)상에 더미질화막(17)을 0.2㎛ 피복한다. 이 더미 질화막(17)을 마스크로 하여, 포토리소 그래픽 에팅에 의해, 채널 형성면 부분을 돌출부로 형성한다. 여기서, 실리콘 기판(11)의 에칭깊이는 약 0.6㎛로 한다.

이와 같이 하여 실리콘 기판(11)과 게이트 전극형성을 위한 더미 질화막(17)이 형성된다.

다음에 제1도(c), 제1도(d)에 나타낸 바와 같이, P₂O₅의 농도가 8몰 정도의 PSG(15a)를 0.4㎛ 정도로 피복하고, 제1도(e), 제1도(f)에 나타낸 바와 같이 1000℃에서 30분 정도의 흐름을 행한다.

다음에 이것을 습식(wet)에칭에 의해 제1도(g), 제1도(h)에 표시한 바와 같이, 에칭한다. 에칭량은 실리콘기판(11)의 돌출부(11a)의 측면을 덮고 있던 PSG(15a)가 그의 상부 약 0.05㎛ 정도만 에칭되도록 제어한다.

이와 같이 해서 나타낸 실리콘 기판(11)의 돌출부(11a)의 측면 상부가 후에 소오스·드레인 도전층(12)과의 접합 부분으로 되고, 남은 PSG(15a)가 소오스·드레인 도전층(12)과 실리콘 기판(11)의 절연용 PSG로 된다.

다음에 CVD법에 의해 제1도(i), 제1도(j)에 나타낸 바와 같이 폴리실리콘(12a)을 약 0.6㎛ 정도 증착시킨다. 그리하여, 에치 백(etch back)법에 의해, 더미 질화막(17)의 표면과, 폴리실리콘(12a)의 표면이 거의 평탄하게 되도록 한다.

다음에 액티브 영역 이외의 폴리실리콘(12a)을 포토리소 그래픽 에칭공정에 의해 에칭한다.

이때의 에칭은 하부의 PSG(15a)가 나올때까지 행하여도 좋으나, 더미 질화막(17)의 막두께와 같은 정도의 폴리실리콘(12a)이 남도록 여기서는 약 0.3㎛ 정도 에칭한다.

다음에 제1도(k), 재1도(ℓ)와 같이, 소오스·드레인 도전층(12)으로 되는 폴리실리콘(12a) 이외의 폴리실리콘을 열산화한다. 이때 남은 폴리실리콘(12a)이 소오스·드레인 도전층(12)으로 되고, 산화된 부분이 소오스·드레인 도전층(12)과 게이트 전극(13)과의 절연용 실리콘 산화막(16)으로 된다. 그리고 PSG(15a)가 소오스·드레인 도전층(12)과 실리콘 기판(11)과의 절연용 실리콘 산화막(15)으로 된다.

여기서 실리콘 기판(11)의 돌출부(11a)의 양측의 폴리실리콘(12a)/절연용 실리콘 산화막(16)의 경계면의 높이는 제1도(k)와 같이, 실리콘 기판(11)의 돌출부(11a)의 상면과 거의 같게 되도록 행한다. 또 제1도(ℓ)와 같이 액티브 영역이외의 폴리실리콘(12a)은 전부 산화된다.

다음에 게이트 형성 고정으로서 제1도(m), 제1도(n)에 나타낸 바와 같이 먼저 더미 질화막(17)을 제거한다. 다음에 이 실리콘 기판(11)을 연산화하고, 200Å의 게이트 산화막(14)을 형성한다.

또, 폴리실리콘을 약 0.3㎛ 정도로 전면에 증착시키고, 인(p) 확산 공정에 의해 고농도 N형층을 형성한다.

다음에 포토리소 그래픽 에칭 고정에 의해 제1도(o), 제1도(p)에 표시한 바와 같이 게이트 전극(13)을 형성한다.

이후의 공정은 종래의 MOS FET와 마찬가지로 중간 절연막을 증착하고, 흐름 공정을 거쳐 콘택트(21)을 에칭하고, 콘택트에 불순물을 주입(implantation)하고, 배선을 한다.

본 발명은 이중, 콘택트에 불순물을 주입하는 공정에 있어서, 소오스·드레인 도전층(12)에 불순물을 10¹⁶ions/㎠ 정도로 이온 주입한다.

이온 종류는 N 채널 트랜지스터에서는 인을, 반대로 p 채널 트랜지스터에서는 붕소(B)를 사용한다. 또 도입한 이온 종류의 활성화어닐(anneal)은 통상 행해지는 콘택트를 어닐링하는 공정으로 대표한다.

이상의 제조공정에 의해 제2도 내지 제4도에서 표시한 MOS FET의 1예가 만들어지나, 제3도에 나타낸 바와 같이 소오스·드레인 도전층(12)과 게이트 전극(13)은 충분히 절연상태에 있다.

또 제4도에 나타낸 바와 같이 콘택트(21)와 배선(24)의 공정을 제외하면 채널면(22), 액티브(23), 게이트(13)의 3회의 포토리소 그래픽 공정으로 가능하다.

이상 상세히 설명한 바와 같이 본 발명에 의하면 채널형성면을 반도체 기판에 대하여 돌출시켜서 돌출부로 형성하고, 채널형성면 이외의 부분을 절연물로 피복하여, 돌출부의 측면상부에 필요로 하는 최소한의 접합을 형성한 후에 돌출부의 양측의 절연물 상에 소오스·드레인 도전층을 형성하도록 하였으므로, 드레인 측의 공핍층의 확대가 억제되고, 짧은 채널 효과나 펀치드루에 대하여 종래의 MOS FET보다 강해지고, 또한 접합 용량이 매우 작아져서 전류 구동 능력이 향상된다.

또, 게이트 전극이 채널면에 대하여 자기 정합적으로 형성하도록 하였으므로, 소자 분리가 용이하고, 분리폭이 작아도, 되는 동시에, 전기적인 소자 분리폭은 넓고, CMOS를 형성한 경우 래치업(latch up)에도 강해지고 따라서 고집적화 고성능화에 적합한 효과가 있다.

Claims (1)

1. (a) 반도체 기판의 채널형성면상에 질화막을 형성하는 공정과, (b) 상기 질화막을 마스크로 하여, 상기 반도체 기판을 에칭하므로서 채널형성면 부분을 돌출부로 하는 공정과, (c) 상기 질화막과 상기 반도체 기판상의 돌출부 표면 및 측면 상부 이외의 부분을 절연막으로 피복하는 공정과, (d) 상기 절연막 미피복의 상기 반도체 기판상의 돌출부 측면과 접합하도록 폴리실리콘을 형성하는 공정과, (e) 상기 폴리실리콘을 열산화하여, 소오스·드레인 도전층으로 되는 상기 폴리실리콘의 상부 및 잔여의 부분을 열산화막으로 변환하여 소자분리를 행하는 공정 및, (f) 상기 질화막을 제거하고, 반도체 기판의 채널 형성면에 자기 정합적으로 게이트 절연막과 게이트 전극을 형성하는 공정으로 이루어진 MOS FET의 제조방법.

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