JP3148227B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3148227B2 JP3148227B2 JP26570990A JP26570990A JP3148227B2 JP 3148227 B2 JP3148227 B2 JP 3148227B2 JP 26570990 A JP26570990 A JP 26570990A JP 26570990 A JP26570990 A JP 26570990A JP 3148227 B2 JP3148227 B2 JP 3148227B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体装置およびその製造方法に関
する。
する。
第１導電型半導体基板上に、一般論理用CMOSと、高耐
圧MOSトランジスタを作製する場合において、半導体基
板表面付近にパターンニングされた第１の窒化膜をマス
クに第２導電型のドーバントをイオン注入し、第２の窒
化膜を堆積し異方性エッチングすることにより第１の窒
化膜の両サイドに第２の窒化膜のサイドウォールを形成
し、熱酸化することにより選択的にフィールド酸化膜を
形成し、同時に第２導電型不純物拡散領域を形成する。
このとき、第２の窒化膜を酸化マスクとして選択的にフ
ィールド酸化膜を形成するため、第１の窒化膜をインプ
ラマスクとして第２導電型のドーバントをイオン注入
し、熱酸化時に拡散されて形成した不純物拡散領域は、
フィールド酸化膜より大きく形成される。このため、高
耐圧MOSトランジスタのオン抵抗を低減し、静電破壊耐
圧をも向上したものである。
圧MOSトランジスタを作製する場合において、半導体基
板表面付近にパターンニングされた第１の窒化膜をマス
クに第２導電型のドーバントをイオン注入し、第２の窒
化膜を堆積し異方性エッチングすることにより第１の窒
化膜の両サイドに第２の窒化膜のサイドウォールを形成
し、熱酸化することにより選択的にフィールド酸化膜を
形成し、同時に第２導電型不純物拡散領域を形成する。
このとき、第２の窒化膜を酸化マスクとして選択的にフ
ィールド酸化膜を形成するため、第１の窒化膜をインプ
ラマスクとして第２導電型のドーバントをイオン注入
し、熱酸化時に拡散されて形成した不純物拡散領域は、
フィールド酸化膜より大きく形成される。このため、高
耐圧MOSトランジスタのオン抵抗を低減し、静電破壊耐
圧をも向上したものである。
従来、第２図（ａ）に示したように第１導電型半導体
基板１表面付近に、窒化膜２を堆積し、選択的にエッチ
ング除去する工程と、第２図（ｂ）に示したように、パ
ターンニングされた第１のフォトレジスト３および窒化
膜２をマスクとして第２導電型ドーバントをイオン注入
する工程と、第２図（ｃ）に示したようにパターンニン
グされた第２のフォトレジスト７および窒化膜２をマス
クとして第１導電型のドーバントをイオン注入する工程
と、第２図（ｄ）に示したように、熱酸化することによ
り選択的にフィールド酸化膜10および第２導電型不純物
拡散領域９および第１導電型不純物拡散領域16を形成す
る工程と、第２図（ｅ）に示したように、ゲート酸化膜
11を形成し、ポリシリコンを堆積し、パターンニングす
ることによりゲート電極12を形成し、さらにソース13,
ドレイン14を形成する工程を形成する工程とによって、
高耐圧MOSトランジスタおよび一般論理用CMOS回路を形
成していた。
基板１表面付近に、窒化膜２を堆積し、選択的にエッチ
ング除去する工程と、第２図（ｂ）に示したように、パ
ターンニングされた第１のフォトレジスト３および窒化
膜２をマスクとして第２導電型ドーバントをイオン注入
する工程と、第２図（ｃ）に示したようにパターンニン
グされた第２のフォトレジスト７および窒化膜２をマス
クとして第１導電型のドーバントをイオン注入する工程
と、第２図（ｄ）に示したように、熱酸化することによ
り選択的にフィールド酸化膜10および第２導電型不純物
拡散領域９および第１導電型不純物拡散領域16を形成す
る工程と、第２図（ｅ）に示したように、ゲート酸化膜
11を形成し、ポリシリコンを堆積し、パターンニングす
ることによりゲート電極12を形成し、さらにソース13,
ドレイン14を形成する工程を形成する工程とによって、
高耐圧MOSトランジスタおよび一般論理用CMOS回路を形
成していた。
しかし、このような従来の技術によって得られた半導
体装置は、高耐圧MOSトランジスタのオン抵抗の低減お
よび静電破壊耐圧の上昇が困難であるという問題点を有
していた。
体装置は、高耐圧MOSトランジスタのオン抵抗の低減お
よび静電破壊耐圧の上昇が困難であるという問題点を有
していた。
本発明は上記の問題を解決した半導体装置とその製造
方法を提供することを目的とする。
方法を提供することを目的とする。
本発明は上記目的を達成するためになされたもので、
本発明による半導体装置は、第１導電型半導体基板表面
付近に選択的にフィールド酸化膜を設け、前記フィール
ド酸化膜に囲まれた第１の領域上から前記フィールド酸
化膜上の一部にまで延在するゲート電極を設け、前記第
１の領域を囲むチャネル方向側の前記フィールド酸化膜
の下側に、前記フィールド酸化膜領域よりも大きい第２
導電型低濃度不純物拡散領域を設け、前記第２導電型低
濃度不純物拡散領域に隣接する前記ゲート電極のないア
クティブ領域に第２導電型高濃度不純物拡散領域を設け
たことを特徴とするものである。他方、本発明の製造方
法は、第１導電型半導体基板表面付近に一般論理用CMOS
と高耐圧MOSトランジスタを形成する場合について、第
１の窒化膜を堆積し、前記第１の窒化膜を選択的にエッ
チング除去する工程と、パターニングされた第１のフォ
トレジストと前記第１の窒化膜をマスクとして第２導電
型のドーバントをイオン注入する工程と、前記第１のフ
ォトレジストを除去した後、第２の窒化膜を堆積する工
程と、前記第２の窒化膜を異方性エッチングすることに
より前記第１の窒化膜の両サイドに第２の窒化膜のサイ
ドウォールを形成する工程と、パターンニングされた第
２のフォトレジストと第１および第２の窒化膜をマスク
として第１導電型ドーバントをイオン注入する工程と、
前記第２のフォトレジストを除去した後、熱酸化するこ
とにより選択的に厚い酸化膜を形成し、同時に前記厚い
酸化膜の下側に事前に注入された前記第１導電型および
第２導電型ドーパントが拡散され、それぞれ不純物拡散
領域を形成する工程と、前記第１および第２の窒化膜を
除去した後、熱酸化することによりゲート酸化膜を形成
し、多結晶シリコンあるいはアルミを堆積し、選択的に
エッチング除去することにより、ゲート電極を形成し、
第２導電型ドーバントを選択的にイオン注入することに
よりソースおよびドレインを形成し、第１導電型ドーバ
ントを選択的にイオン注入することにより基板電位接地
用不純物領域を形成する工程と、全面に層間絶縁膜を堆
積し、選択的にコンタクトホールを形成し、アルミ等を
堆積し、選択的にエッチング除去することにより配線層
を形成し、全面に保護膜を堆積し、選択的にエッチング
除去することにより、配線用の開口部を形成する工程を
含むことを特徴とするものである。
本発明による半導体装置は、第１導電型半導体基板表面
付近に選択的にフィールド酸化膜を設け、前記フィール
ド酸化膜に囲まれた第１の領域上から前記フィールド酸
化膜上の一部にまで延在するゲート電極を設け、前記第
１の領域を囲むチャネル方向側の前記フィールド酸化膜
の下側に、前記フィールド酸化膜領域よりも大きい第２
導電型低濃度不純物拡散領域を設け、前記第２導電型低
濃度不純物拡散領域に隣接する前記ゲート電極のないア
クティブ領域に第２導電型高濃度不純物拡散領域を設け
たことを特徴とするものである。他方、本発明の製造方
法は、第１導電型半導体基板表面付近に一般論理用CMOS
と高耐圧MOSトランジスタを形成する場合について、第
１の窒化膜を堆積し、前記第１の窒化膜を選択的にエッ
チング除去する工程と、パターニングされた第１のフォ
トレジストと前記第１の窒化膜をマスクとして第２導電
型のドーバントをイオン注入する工程と、前記第１のフ
ォトレジストを除去した後、第２の窒化膜を堆積する工
程と、前記第２の窒化膜を異方性エッチングすることに
より前記第１の窒化膜の両サイドに第２の窒化膜のサイ
ドウォールを形成する工程と、パターンニングされた第
２のフォトレジストと第１および第２の窒化膜をマスク
として第１導電型ドーバントをイオン注入する工程と、
前記第２のフォトレジストを除去した後、熱酸化するこ
とにより選択的に厚い酸化膜を形成し、同時に前記厚い
酸化膜の下側に事前に注入された前記第１導電型および
第２導電型ドーパントが拡散され、それぞれ不純物拡散
領域を形成する工程と、前記第１および第２の窒化膜を
除去した後、熱酸化することによりゲート酸化膜を形成
し、多結晶シリコンあるいはアルミを堆積し、選択的に
エッチング除去することにより、ゲート電極を形成し、
第２導電型ドーバントを選択的にイオン注入することに
よりソースおよびドレインを形成し、第１導電型ドーバ
ントを選択的にイオン注入することにより基板電位接地
用不純物領域を形成する工程と、全面に層間絶縁膜を堆
積し、選択的にコンタクトホールを形成し、アルミ等を
堆積し、選択的にエッチング除去することにより配線層
を形成し、全面に保護膜を堆積し、選択的にエッチング
除去することにより、配線用の開口部を形成する工程を
含むことを特徴とするものである。
上記のごとく形成された半導体装置は、フィールド酸
化膜のバーズビークの下側にも不純物領域が深く形成さ
れているため、オン抵抗の低減化、熱破壊による静電破
壊耐圧の向上が可能となる。したがって、高耐圧トラン
ジスタの特性を向上させた。
化膜のバーズビークの下側にも不純物領域が深く形成さ
れているため、オン抵抗の低減化、熱破壊による静電破
壊耐圧の向上が可能となる。したがって、高耐圧トラン
ジスタの特性を向上させた。
本発明の一実施例を第１図に基づいてその製造方法と
ともに詳細に説明する。
ともに詳細に説明する。
第１図（ａ）〜（ｈ）は、本発明の高耐圧MOS型半導
体装置の一実施例のチャネル方向の断面図を示したもの
である。例えば、第１図（ａ）に示した工程でＰ型基板
１表面付近に第１の窒化膜２を堆積し選択的にエッチン
グ除去し、第１図（ｂ）に示した工程で、パターンニン
グされた第１のフォトレジスト３と窒化膜２をマスクと
して半導体基板と逆導電型のドーバントP+またはAs+を
イオン注入し、不純物注入領域４を形成し、第１図
（ｃ）に示した工程で、第２の窒化膜５を堆積し、第１
図（ｄ）に示した工程で、第２の窒化膜５を異方性エッ
チングにより除去し、第１の窒化膜２の端部に接する窒
化膜のサイドウォール６を形成する。ここで、窒化膜サ
イドウォール６の大きさは、0.3〜1.0μｍ程度の大きさ
とする。次に、第１図（ｅ）に示した工程で、パターン
ニングされた第２のフォトレジスト７と第１の窒化膜２
と窒化膜のサイドウォール６とをマスクに基板と同じ導
電型のドーパントB+をイオン注入し、将来素子分離用の
チャネルストッパーとなるＰ型不純物領域８を形成す
る。ここで、図示はしてないが、一般CMOS論理回路にお
いて、素子分離用のＰ型不純物領域８は、フィールド酸
化膜形成用マスクとなる窒化膜と同一マスクで形成され
るため、特にＷ長方向の実効長が短くなることはない。
次に第１図（ｆ）に示した工程で、第１の窒化膜２およ
び窒化膜サイドウォール６をマスクとして熱酸化により
フィールド酸化膜10を形成し、熱酸化時にＰ型、ｎ型不
純物領域は拡散されて、各々Ｐ型不純物拡散領域8,n型
不純物拡散領域９を形成する。ここで、ｎ型不純物拡散
領域９は、フィールド酸化膜10より大きく形成される。
そのため、バーズビーク領域の下側にｎ型領域が深く形
成され、電流密度の局所集中が緩和される。
体装置の一実施例のチャネル方向の断面図を示したもの
である。例えば、第１図（ａ）に示した工程でＰ型基板
１表面付近に第１の窒化膜２を堆積し選択的にエッチン
グ除去し、第１図（ｂ）に示した工程で、パターンニン
グされた第１のフォトレジスト３と窒化膜２をマスクと
して半導体基板と逆導電型のドーバントP+またはAs+を
イオン注入し、不純物注入領域４を形成し、第１図
（ｃ）に示した工程で、第２の窒化膜５を堆積し、第１
図（ｄ）に示した工程で、第２の窒化膜５を異方性エッ
チングにより除去し、第１の窒化膜２の端部に接する窒
化膜のサイドウォール６を形成する。ここで、窒化膜サ
イドウォール６の大きさは、0.3〜1.0μｍ程度の大きさ
とする。次に、第１図（ｅ）に示した工程で、パターン
ニングされた第２のフォトレジスト７と第１の窒化膜２
と窒化膜のサイドウォール６とをマスクに基板と同じ導
電型のドーパントB+をイオン注入し、将来素子分離用の
チャネルストッパーとなるＰ型不純物領域８を形成す
る。ここで、図示はしてないが、一般CMOS論理回路にお
いて、素子分離用のＰ型不純物領域８は、フィールド酸
化膜形成用マスクとなる窒化膜と同一マスクで形成され
るため、特にＷ長方向の実効長が短くなることはない。
次に第１図（ｆ）に示した工程で、第１の窒化膜２およ
び窒化膜サイドウォール６をマスクとして熱酸化により
フィールド酸化膜10を形成し、熱酸化時にＰ型、ｎ型不
純物領域は拡散されて、各々Ｐ型不純物拡散領域8,n型
不純物拡散領域９を形成する。ここで、ｎ型不純物拡散
領域９は、フィールド酸化膜10より大きく形成される。
そのため、バーズビーク領域の下側にｎ型領域が深く形
成され、電流密度の局所集中が緩和される。
次に、第１図（ｇ）に示した工程で、ゲート酸化膜11
を形成し、多結晶シリコンあるいはアルミを堆積し、パ
ターンニングすることによりゲート電極12を形成し、ｎ
型ドーバントのP+あるいはAs+をイオン注入し、ｎ型ソ
ース13,n型ドレイン14を形成し、Ｐ型ドーバントのB+を
イオン注入し、Ｐ型基板15およびＰ型ソース、ドレイン
を形成し、第１図（ｈ）に示した構成で、層間絶縁膜16
を堆積し、コンタクトホールを開口し、配線層17を形成
する。さらにここでは図示しないが、保護膜を形成し完
成する。
を形成し、多結晶シリコンあるいはアルミを堆積し、パ
ターンニングすることによりゲート電極12を形成し、ｎ
型ドーバントのP+あるいはAs+をイオン注入し、ｎ型ソ
ース13,n型ドレイン14を形成し、Ｐ型ドーバントのB+を
イオン注入し、Ｐ型基板15およびＰ型ソース、ドレイン
を形成し、第１図（ｈ）に示した構成で、層間絶縁膜16
を堆積し、コンタクトホールを開口し、配線層17を形成
する。さらにここでは図示しないが、保護膜を形成し完
成する。
本発明は、以上説明したようにフィールド酸化膜の下
側の不純物拡散領域とフィールド酸化膜の幅を異なる大
きさで形成して、半導体装置のオン抵抗を低減し、静電
破壊耐圧を向上させた装置とその好適な製造方法を提供
できるものである。
側の不純物拡散領域とフィールド酸化膜の幅を異なる大
きさで形成して、半導体装置のオン抵抗を低減し、静電
破壊耐圧を向上させた装置とその好適な製造方法を提供
できるものである。
第１図は本発明の高耐圧MOS型半導体装置およびその製
造工程順断面図、第２図は従来の高耐圧MOS型半導体装
置の製造工程順断面図を示したものである。 １……Ｐ型半導体基板 ２……第１の窒化膜 ３……第１のフォトレジスト ４……ｎ型不純物注入領域 ５……第２の窒化膜 ６……窒化膜サイドウォール ７……第２のフォトレジスト ８……Ｐ型不純物注入領域 ９……ｎ型不純物注入領域 10……フィールド酸化膜 11……ゲート酸化膜 12……ゲート電極 13……ｎ型ソース 14……ｎ型ドレイン 15……Ｐ型基板 16……層間絶縁膜 17……配線層
造工程順断面図、第２図は従来の高耐圧MOS型半導体装
置の製造工程順断面図を示したものである。 １……Ｐ型半導体基板 ２……第１の窒化膜 ３……第１のフォトレジスト ４……ｎ型不純物注入領域 ５……第２の窒化膜 ６……窒化膜サイドウォール ７……第２のフォトレジスト ８……Ｐ型不純物注入領域 ９……ｎ型不純物注入領域 10……フィールド酸化膜 11……ゲート酸化膜 12……ゲート電極 13……ｎ型ソース 14……ｎ型ドレイン 15……Ｐ型基板 16……層間絶縁膜 17……配線層
Claims (2)
- 【請求項１】第１導電型半導体基板上に第１の窒化膜を
堆積し、前記第１の窒化膜を選択的に少なくとも２箇所
の領域でエッチング除去し、半導体表面を露出する工程
と、前記第１の窒化膜をマスクとして第２導電型のドー
バントをイオン注入する工程と、第２の窒化膜を堆積す
る工程と、前記第２の窒化膜を異方性エッチング除去す
ることにより前記第１の窒化膜のエッチング除去部の両
サイドに第２の窒化膜のサイドウォールを形成する工程
と、前記第１の窒化膜及び第２の窒化膜が除去された所
に熱酸化することにより選択的に厚い酸化膜を形成する
工程と、前記第１および第２の窒化膜を除去した後、熱
酸化することによりゲート酸化膜を形成する工程と、導
電体膜を堆積し、選択的にエッチング除去することによ
り、形成されている２つの厚い酸化膜及びその間を跨ぐ
ようにゲート電極を形成し、第２導電型ドーバントを選
択的にイオン注入することによりソースおよびドレイン
を形成する工程とからなることを特徴とするMOS半導体
装置の製造方法。 - 【請求項２】第１導電型半導体基板上に第１の窒化膜を
堆積し、前記第１の窒化膜を選択的に少なくとも３箇所
の領域でエッチング除去し、半導体表面を露出する工程
と、露出した少なくとも一個所の半導体表面を覆う第一
のフォトレジストを形成する工程と、前記フォトレジス
トと前記第１の窒化膜をマスクとして第２導電型のドー
バントをイオン注入する工程と、前記第１のフォトレジ
ストを除去した後、第２の窒化膜を堆積する工程と、前
記第２の窒化膜を異方性エッチング除去することにより
前記第１の窒化膜のエッチング除去部の両サイドに第２
の窒化膜のサイドウォールを形成する工程と、第一のフ
ォトレジストに覆われなかった残りの少なくとも２個所
の半導体表面を覆う第２のフォトレジストを形成する工
程と、パターンニングされた第２のフォトレジストと第
１および第２の窒化膜をマスクとして第１導電型ドーバ
ントをイオン注入する工程と、前記第２のフォトレジス
トを除去した後、前記第１の窒化膜及び第２の窒化膜が
除去された所に熱酸化することにより選択的に厚い酸化
膜を形成する工程と、前記第１および第２の窒化膜を除
去した後、熱酸化することによりゲート酸化膜を形成す
る工程と、導電体膜を堆積し、選択的にエッチング除去
することにより、形成されている２つの厚い酸化膜及び
その間を跨ぐようにゲート電極を形成し、第２導電型ド
ーバントを選択的にイオン注入することによりソースお
よびドレインを形成する工程とからなることを特徴とす
るMOS半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26570990A JP3148227B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26570990A JP3148227B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142748A JPH04142748A (ja) | 1992-05-15 |
| JP3148227B2 true JP3148227B2 (ja) | 2001-03-19 |
Family
ID=17420924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26570990A Expired - Lifetime JP3148227B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148227B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583612B1 (en) * | 2016-01-21 | 2017-02-28 | Texas Instruments Incorporated | Drift region implant self-aligned to field relief oxide with sidewall dielectric |
-
1990
- 1990-10-03 JP JP26570990A patent/JP3148227B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142748A (ja) | 1992-05-15 |
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Legal Events
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|---|---|---|---|
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