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KR100660337B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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KR100660337B1
KR100660337B1 KR1020050132340A KR20050132340A KR100660337B1 KR 100660337 B1 KR100660337 B1 KR 100660337B1 KR 1020050132340 A KR1020050132340 A KR 1020050132340A KR 20050132340 A KR20050132340 A KR 20050132340A KR 100660337 B1 KR100660337 B1 KR 100660337B1
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KR
South Korea
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forming
semiconductor substrate
active region
device isolation
insulating
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Inventor
박정호
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 소자의 신뢰성을 향상시키도록 한 반도체 소자의 트랜지스터 형성방법에 관한 것으로서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판상에 제 1 및 제 2 절연막을 차례로 형성하는 단계와, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 제 1, 제 2 절연막 패턴을 형성하는 단계와, 상기 제 1, 제 2 절연막 패턴을 마스크로 이용하여 상기 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치의 내부에 제 3 절연막으로 소자 격리막을 형성하는 단계와, 상기 반도체 기판에 전면 식각을 통해 상기 소자 격리막을 표면으로부터 소정 두께만큼 제거함과 동시에 측벽 형태로 상기 제 1, 제 2 절연막 패턴 및 액티브 영역의 측면에 잔류시키는 단계와, 상기 제 1, 제 2 절연막 패턴을 제거하고 상기 소자 격리막을 표면으로부터 소정두께만큼 제거하여 상기 반도체 기판의 액티브 영역을 돌출시키는 단계와, 상기 돌출된 액티브 영역을 교차하도록 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 돌출된 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
트랜지스터, 게이트 절연막, 액티브 영역, 돌출, 소자 격리막

Description

반도체 소자의 트랜지스터 형성방법{method for forming transistor of semiconductor device}
도 1은 종래 기술에 의한 핀형 MOS 트랜지스터를 나타낸 사시도
도 2는 도 1의 Ⅰ~Ⅰ의 선상에 따른 핀형 MOS 트랜지스터를 나타낸 단면도
도 3은 본 발명의 실시예에 따른 핀형 MOS 트랜지스터를 나타낸 사시도
도 4는 도 3의 Ⅱ~Ⅱ의 선상에 따른 핀형 MOS 트랜지스터를 나타낸 단면도
도 5는 도 3의 Ⅲ~Ⅲ의 선상에 따른 핀형 MOS 트랜지스터를 나타낸 단면도
도 6a 내지 도 6g는 본 발명에 의한 핀형 MOS 트랜지스터의 형성방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
301 : 반도체 기판 302 : 제 1 절연막
303 : 제 2 절연막 304 : 감광막
305 : 액티브 영역 306 : 소자 격리막
308 : 게이트 절연막 309 : 게이트 전극
310 : LDD 영역 311 : 측벽 스페이서
312 : 소오스/드레인 불순물 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키도록 한 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다.
이것은 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하기 때문이다.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인간의 채널 즉 게이트아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 하고, 반도체 기판내의 불순물 농도를 감소시켜야한다.
그러나 무엇보다도 얕은 접합(Shallow Junction)을 형성시켜야 한다는 점이 중요하다. 이를 위하여 반도체 소자의 제조공정에서 이온주입 장비 및 후속되는 열처리 공정에서 얕은 접합을 실현할 수 있는 방법에 대한 모색이 계속되고 있다.
또한, 모스 트랜지스터(MOS Transistor)는 저농도 드레인(LDD: Light Doped Drain, 이하 'LDD'라 칭함) 구조로 대표된다고 할 수 있다.
한편, 디램같은 메모리 반도체 소자에 주로 사용되는 MOS 트랜지스터는 실리콘 기판 표면에 게이트 절연막을 형성하고 게이트 절연막 위에 도전막 패턴을 형성하는 평판형 트랜지스터이다.
그러나, 반도체 소자의 소자 고집적화에 따라 게이트 패턴의 선폭이 줄어들고 채널의 길이와 폭도 줄어들어 단채널 효과나 협채널 효과 같은 트랜지스터 동작에 부정적인 효과가 증가하고 있다.
또한, MOS 트랜지스터에서 구동 전류(drive current)는 각 셀에서 게이트 전극 아래 있는 기판 채널을 통해 흐르며 반도체 소자가 고집적화 되어 소자 크기 저하가 이루어지면서 게이트 전극과 인접한 극히 한정된 깊이와 폭만을 통해 흐르므로 그 양이 극도로 제한되어 트랜지스터 동작 특성을 악화시킨다.
MOS 트랜지스터에서의 단채널 효과와 구동 전류 제한 문제를 해결하기 위해 얕은 접합 구조에서 기판과 게이트 전극이 접하는 면적을 늘림으로써 구동 전류를 늘릴 수 있는 핀(pin)형 MOS 트랜지스터가 제안되었다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 트랜지스터를 설명하면 다음과 같다.
도 1은 종래 기술에 의한 핀형 MOS 트랜지스터를 나타낸 사시도이고, 도 2는 도 1의 Ⅰ~Ⅰ의 선상에 따른 핀형 MOS 트랜지스터를 나타낸 단면도이다.
종래 기술에 의한 핀형 MOS 트랜지스터는 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)의 소자 분리 영역에 형성되는 소자 격리막(101)과, 상기 반도체 기판(100)의 소자 분리 영역에 형성된 소자 격리막(101)의 상부표면보다 상부로 돌출되고 일방향으로 형성된 액티브 영역(105)과, 상기 일방향을 갖고 돌출된 액티브 영역(105)과 직교하는 방향으로 게이트 절연막(130)을 개재하여 형성되는 게이트 전극(106)과, 상기 게이트 전극(106) 양측의 액티브 영역(105)에 형성되는 소오스/드레인 불순물 영역(110)을 포함하여 구성된다.
한편, 상기 소오스 영역과 드레인 불순물 영역(110)은 상기 게이트 전극(106) 하부의 액티브 영역(105)에 채널 영역을 사이에 두고 형성된다.
이때 상기 게이트 전극(106)은 돌출된 액티브 영역(105)의 3면을 감싸 접하면서 지나가므로 평면 구조의 MOS 트랜지스터와 비교할 때 개략적으로 돌출된 면적만큼 폭이 증가하며 구동 전류 양도 증가하게 된다.
그러나 종래 기술에 의한 반도체 소자의 트랜지스터는 다음과 같은 문제점이 있었다.
도 2에서와 같이, 핀형 MOS 트랜지스터를 형성함에 있어서 핀의 하부(bottom )부분에서 발생되는 디보트(divot)(A)으로 인하여 후속 공정 진행 시에 특히 게이트 절연막을 균일(uniform)하게 형성하는 것이 어려울 뿐만 아니라 이 부분(A)에서 게이트 절연막의 틴닝((thinning) 현상으로 소자의 특성에 문제가 있을 뿐만 아니라 게이트 절연막의 단선을 유발하여 소자의 신뢰성 저하시키는 주요 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 게이트 절연막을 균일하게 형성함과 동시에 게이트 절연막의 단선을 방지하여 소자의 신뢰성 을 향상시키도록 한 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 트랜지스터 형성방법은 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판상에 제 1 및 제 2 절연막을 차례로 형성하는 단계와, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 제 1, 제 2 절연막 패턴을 형성하는 단계와, 상기 제 1, 제 2 절연막 패턴을 마스크로 이용하여 상기 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치의 내부에 제 3 절연막으로 소자 격리막을 형성하는 단계와, 상기 반도체 기판에 전면 식각을 통해 상기 소자 격리막을 표면으로부터 소정 두께만큼 제거함과 동시에 측벽 형태로 상기 제 1, 제 2 절연막 패턴 및 액티브 영역의 측면에 잔류시키는 단계와, 상기 제 1, 제 2 절연막 패턴을 제거하고 상기 소자 격리막을 표면으로부터 소정두께만큼 제거하여 상기 반도체 기판의 액티브 영역을 돌출시키는 단계와, 상기 돌출된 액티브 영역을 교차하도록 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 돌출된 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 핀형 MOS 트랜지스터를 나타낸 사시도이고, 도 4는 도 3의 Ⅱ~Ⅱ의 선상에 따른 핀형 MOS 트랜지스터를 나타낸 단면도이며, 도 5는 도 3의 Ⅲ~Ⅲ의 선상에 따른 핀형 MOS 트랜지스터를 나타낸 단면도이다.
본 발명의 실시예에 따른 핀형 MOS 트랜지스터는, 도 3 내지 도 5에 도시된 바와 같이, 반도체 기판(301)으로부터 소정높이로 돌출되어 일방향을 갖고 형성되는 액티브 영역(305)과, 상기 반도체 기판(301)상의 액티브 영역(305) 양측에 상기 액티브 영역(305)보다 낮고 상기 액티브 영역(305)과 접하는 부분이 다른 부분보다 더 두껍게 형성되는 소자 격리막(306)과, 상기 돌출된 액티브 영역(305)의 방향과 수직한 방향으로 직교하면서 게이트 절연막(308)을 개재하여 형성되는 게이트 전극(309)과, 상기 게이트 전극(309)의 양측면에 형성되는 측벽 스페이서(311)와, 상기 게이트 전극(309) 양측의 액티브 영역(305)에 형성되는 LDD 영역(310) 및 소오스/드레인 불순물 영역(312)을 포함하여 구성된다.
여기서, 상기 소자 격리막(306) 중 상기 액티브 영역(305)과 접하는 부분 및 상기 액티브 영역(305)의 모서리는 라운딩(rounding) 형태를 갖고 있다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 핀형 MOS 트랜지스터의 형성 방법을 나타낸 공정단면도이다.
먼저, 도 6a에 도시된 바와 같이, 반도체 기판(301)상에 제 1 절연막(302) 및 제 2 절연막(303)을 차례로 형성한다.
여기서, 상기 제 1 절연막(302)은 20 ~ 100Å의 두께를 갖는 산화막으로 형성하고, 상기 제 2 절연막(303)은 500 ~ 1500Å의 두께를 갖는 질화막으로 형성한다.
한편, 본 발명의 실시예에서는 제 1 절연막(302) 및 제 2 절연막(303)을 차례로 형성하는 것을 설명하고 있지만, 이에 한정하지 않고 하드 마스크용으로 단층의 절연막만을 형성할 수도 있다.
이어, 상기 제 2 절연막(303)상에 감광막(304)을 도포한 후, 노광 및 현상 공정으로 패터닝하여 소자 분리 영역 및 액티브 영역을 정의한다.
여기서, 상기 감광막(304)이 잔류하는 영역이 액티브 영역이고, 상기 포토레지스트(304)가 제거된 부분은 소자 분리 영역이 된다.
도 6b에 도시한 바와 같이, 상기 패터닝된 감광막(304)을 마스크로 이용하여 상기 제 2 절연막(303) 및 제 1 절연막(302)을 선택적으로 제거하여 제 1 절연막 패턴(302a) 및 제 2 절연막 패턴(303a)을 형성한다.
이어, 상기 감광막(304)을 제거하고, 상기 제 1 절연막 패턴(302a) 및 제 2 절연막 패턴(303a)을 마스크로 이용하여 상기 반도체 기판(301)의 소자 분리 영역을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치를 형성한다.
이때 상기 반도체 기판(301)의 소자 분리 영역에 트렌치를 형성함으로써 액티브 영역(305)은 소정높이 및 일방향으로 갖고 돌출되게 된다.
즉, 상기 액티브 영역(305)은 일방향으로 직선 형태로 돌출되어 형성된다.
한편, 상기 감광막(304)을 제거한 후 제 2 절연막 패턴(303a) 및 제 1 절연막 패턴(302a)을 마스크로 이용하여 트렌치를 형성하고 있지만, 상기 감광막(304)을 제거하지 않고 이를 마스크로 이용하여 트렌치를 형성할 수도 있다.
그리고 상기 트렌치를 포함한 반도체 기판(301)의 전면에 제 3 절연막을 형 성하고, 상기 제 2 절연막 패턴(303a)의 상부 표면은 앤드 포인트(end point)로 하여 상기 제 3 절연막의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트렌치의 내부에 소자 격리막(306)을 형성한다.
도 6c에 도시한 바와 같이, 상기 소자 격리막(306)을 포함한 반도체 기판(301)의 전면에 식각 공정을 실시하여 상기 소자 격리막(306)을 표면으로부터 소정두께만큼 선택적으로 제거한다.
이때 상기 소자 격리막(306)을 구성하는 제 3 절연막은 상기 제 2 절연막 패턴(303a)과 식각 선택비가 다른 막으로 형성하고 있기 때문에 전면 식각시 상기 제 2 절연막 패턴(303a)에 인접한 소자 격리막(306)은 제거되지 않고 측벽 형태로 소정두께가 잔류하게 된다.
도 6d에 도시한 바와 같이, 상기 제 2 절연막 패턴(303a) 및 제 1 절연막 패턴(302a)을 습식 식각(wet etch)으로 제거한다.
여기서, 상기 제 2 절연막 패턴(303a) 및 제 1 절연막 패턴(302a)을 습식 식각으로 제거할 때 상기 소자 격리막(306)도 표면으로부터 소정두께 만큼 제거되면서 상기 소자 격리막(306)의 상부 표면보다 액티브 영역(305)은 더 돌출되게 된다.
또한, 상기 제 2 절연막 패턴(303a)은 인산 용액을 이용하여 제거하고, 상기 제 1 절연막 패턴(302a)을 제거할 때 상기 제 3 절연막으로 이루어진 소자 격리막(306)도 소정두께만큼 선택적으로 제거할 수도 있다.
또한, 상기 소자 격리막(306) 중 상기 돌출된 액티브 영역(305)이 접하는 부분은 다른 부분보다 더 두꺼우면서 라운딩(rounding) 형태를 갖게 되는데, 그 이유 는 전술한 바와 같이 상기 제 2 절연막 패턴(303a)과 소자 격리막(306)이 형성된 반도체 기판(301)에 전면 식각을 통해 상기 소자 격리막(306) 중 상기 액티브 영역(305)과 인접한 영역에 측벽 형태로 잔류시킨 후 공정을 진행하기 때문이다.
여기서, 상기 액티브 영역(305)과 접하는 부분의 소자 격리막(306)을 다른 부분보다 더 두껍게 형성하는 이유는 종래와 같은 디보트(divot)로 인한 게이트 절연막의 불균일 증착 또는 틴닝 현상을 방지하기 위해서이다.
또한, 상기 돌출된 액티브 영역(305)의 모서리 부분을 선택적으로 식각 또는 산화 공정을 통해 라운딩 형태로 형성함으로써 이후에 형성되는 게이트 절연막의 증착시 단선 불량 등을 미연에 방지할 수도 있다.
도 6e에 도시한 바와 같이, 상기 반도체 기판(301)의 전면에 임플런트(implantation) 방법을 이용하여 웰 임플런트(well implant) 및 문턱전압 조절용 임플런트 이온을 주입한다.
도 6f에 도시한 바와 같이, 상기 반도체 기판(301)의 전면에 게이트 절연막(308)을 형성하고, 상기 게이트 절연막(308)상에 게이트 전극용 도전체층을 형성한다.
여기서, 상기 게이트 절연막(308)은 CVD(Chemical Vapor Deposition) 방법, PVD(Physical Vapor Deposition) 방법 또는 ALD(Atomic Layer Deposition) 방법 중 어느 하나를 이용하여 형성한다.
또한, 상기 게이트 전극용 도전체층은 TiN, Ti/TiN, WxNy, 폴리 실리콘층 중에서 어느 하나로 형성한다.
이어, 포토 및 식각 공정을 통해 상기 도전체층 및 게이트 절연막(308)을 선택적으로 제거하여 상기 돌출된 액티브 영역(305)상에 상기 액티브 영역(305)과 교차하는 방향으로 게이트 전극(309)을 형성한다.
그리고 상기 게이트 전극(309)을 마스크로 이용하여 상기 반도체 기판(301)의 전면에 저농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(309) 양측의 액티브 영역(305) 표면내에 LDD(Lightly Doped Drain) 영역(310)을 형성한다.
도 6g에 도시한 바와 같이, 상기 반도체 기판(301)의 전면에 제 4 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(309)의 양측면에 측벽 스페이서(311)를 형성한다.
여기서, 상기 제 4 절연막은 질화막 또는 산화막과 질화막을 적층하여 형성할 수도 있다.
이어, 상기 게이트 전극(309) 및 측벽 스페이서(311)를 마스크로 이용하여 상기 반도체 기판(301)의 전면에 고농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(309) 양측의 액티브 영역(305) 표면내에 소오스/드레인 불순물 영역(312)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은 다음과 같은 효과가 있다.
즉, 소자 격리막을 형성하고 전면 식각을 통해 측벽 형태로 액티브 영역의 측면에 소자 격리막을 잔류시키어 돌출된 액티브 영역의 모서리 부분을 라운드 형태로 형성함으로써, 상기 액티브 영역의 모서리 부분을 따라 형성되는 게이트 절연막의 단선을 방지하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (13)

  1. 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판상에 제 1 및 제 2 절연막을 차례로 형성하는 단계;
    상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 제 1, 제 2 절연막 패턴을 형성하는 단계;
    상기 제 1, 제 2 절연막 패턴을 마스크로 이용하여 상기 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 내부에 제 3 절연막으로 소자 격리막을 형성하는 단계;
    상기 반도체 기판에 전면 식각을 통해 상기 소자 격리막을 표면으로부터 소정 두께만큼 제거함과 동시에 측벽 형태로 상기 제 1, 제 2 절연막 패턴 및 액티브 영역의 측면에 잔류시키는 단계;
    상기 제 1, 제 2 절연막 패턴을 제거하고 상기 소자 격리막을 표면으로부터 소정두께만큼 제거하여 상기 반도체 기판의 액티브 영역을 돌출시키는 단계;
    상기 돌출된 액티브 영역을 교차하도록 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 돌출된 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막은 산화막을 20 ~ 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막은 질화막은 500 ~ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  4. 제 1 항에 있어서, 상기 돌출된 액티브 영역에 웰 임플란트 및 문턱전압 조절용 임플란트 이온을 주입하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  5. 제 1 항에 있어서, 상기 게이트 전극의 양측면 측벽 스페이서를 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  6. 제 5 항에 있어서, 상기 측벽 스페이서는 상기 게이트 전극을 포함한 반도체 기판의 전면에 질화막 또는 산화막과 질화막을 적층하여 형성한 후 전면에 에치백 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  7. 제 1 항에 있어서, 상기 게이트 절연막은 CVD 방법, PVD 방법 또는 ALD 방법 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  8. 제 1 항에 있어서, 상기 게이트 전극은 TiN, Ti/TiN, WxNy, 폴리 실리콘층 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  9. 제 1 항에 있어서, 상기 소자 격리막은 상기 트렌치를 포함한 반도체 기판의 전면에 제 3 절연막을 형성하고, 상기 제 2 절연막 패턴의 상부 표면은 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  10. 제 1 항에 있어서, 상기 제 2 절연막 패턴은 인산 용액을 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  11. 제 1 항에 있어서, 상기 게이트 전극을 마스크로 이용하여 상기 돌출된 액티브 영역에 LDD 영역을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  12. 제 1 항에 있어서, 상기 액티브 영역과 인접한 부분의 소자 격리막은 상기 반도체 기판의 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정으로 상기 제 2 절연막 패턴과 대응하면서 더 넓은 폭을 갖도록 패터닝하고, 상기 패터닝된 포토레지스트를 마스크로 이용하여 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  13. 제 1 항 또는 제 9 항에 있어서, 상기 제 2 절연막 패턴과 제 3 절연막은 식각 선택비가 다른 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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