JP2006060173A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】同一の半導体基板上に、２種類以上のゲート絶縁膜及びゲート電極を有するＭＩＳ型トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaAには、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタを形成する。また、半導体基板１１の第２のＮＭＩＳトランジスタ形成領域AreaCには、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体材料からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタを形成する。ゲート電極２２ａは、ゲート電極１４ｃと同時に形成した第１のダミーゲート電極１４ａを除去して設けられたゲート電極形成用開口２０ａ内に金属膜を埋め込んで形成されたダマシン構造を有する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に同一半導体基板上にゲート電極材料の異なる複数種類のＭＩＳ型トランジスタを有する半導体装置及びその製造方法に関するものである。

ＭＩＳ型トランジスタにおいて、素子の高性能化を図るためにはゲート寸法の短縮が必須である。しかし、ゲート絶縁膜として現在用いられているシリコン酸化膜では、誘電率が低く限界に達している。また、ゲート電極として用いられているポリシリコンも抵抗率が高く、ゲート電極の低抵抗化を実現できないという問題がある。

そこで、近年、これらの問題点に対して、ゲート絶縁膜として高誘電体材料を使用し、ゲート電極として金属材料を用いることが提案されている（例えば、特許文献１参照）。

以下、従来のダマシンゲート技術を用いた半導体装置の製造方法について図面を用いて説明する。

図５（ａ）〜図５（ｆ）は、従来のダマシンゲート技術を用いた半導体装置の製造工程を示す断面図である。図中において、左側領域はＮＭＩＳトランジスタ形成領域AreaAを示し、右側領域はＰＭＩＳトランジスタ形成領域AreaBを示している。

まず、図５（ａ）に示す工程で、半導体基板１０１のＮＭＩＳトランジスタ形成領域AreaAにＰウェル領域１０１ａを形成し、半導体基板１０１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１０１ｂを形成する。そして、半導体基板１０１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１０２を形成する。

次に、図５（ｂ）に示す工程で、半導体基板１０１上に、シリコン酸化膜からなる絶縁膜１０３とポリシリコン膜を順次形成する。その後、ポリシリコン膜をパターニングして、ＮＭＩＳトランジスタ形成領域AreaAに第１のダミーゲート電極１０４ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBに第２のダミーゲート電極１０４ｂを形成する。その後、ＮＭＩＳトランジスタ形成領域AreaAに、第１のダミーゲート電極１０４ａ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域１０５ａを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１０４ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域１０５ｂを形成する。

次に、図５（ｃ）に示す工程で、基板上の全面に、シリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、第１のダミーゲート電極１０４ａ及び第２のダミーゲート電極１０４ｂの側面上に、絶縁性のサイドウォール１０６ａ、１０６ｂを形成する。その後、ＮＭＩＳトランジスタ形成領域AreaAに、第１のダミーゲート電極１０４ａ、サイドウォール１０６ａ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ソース・ドレイン領域１０７ａを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１０４ｂ、サイドウォール１０６ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域１０７ｂを形成する。その後、基板に対して熱処理を行って、イオン注入された不純物を活性化する。

次に、図５（ｄ）に示す工程で、半導体基板１０１上の全面にシリコン酸化膜を形成した後、ＣＭＰ法によって、第１のダミーゲート電極１０４ａ及び第２のダミーゲート電極１０４ｂの上面が露出するまでシリコン酸化膜の平坦化を行って、ＮＭＩＳトランジスタ形成領域AreaA及びＰＭＩＳトランジスタ形成領域AreaBに層間絶縁膜１０８を形成する。

次に、図５（ｅ）に示す工程で、上面が露出している第１のダミーゲート電極１０４ａ及び第２のダミーゲート電極１０４ｂとその直下に形成してある絶縁膜１０３を選択的に除去して、ゲート電極形成用開口１０９ａ、１０９ｂを形成する。

次に、図５（ｆ）に示す工程で、半導体基板１０１上の全面に、絶縁膜及び金属膜を順次形成する。その後、ＣＭＰ法によって、層間絶縁膜１０８上の不要な金属膜及び絶縁膜を除去して、ゲート電極形成用開口１０９ａ内には絶縁膜からなるゲート絶縁膜１１０ａと金属膜からなるゲート電極１１１ａを形成し、ゲート電極形成用開口１０９ｂ内には絶縁膜からなるゲート絶縁膜１１０ｂと金属膜からなるゲート電極１１１ｂを形成する。

この方法によれば、高温熱処理となるソース・ドレイン領域の活性化アニール工程後に、ゲート絶縁膜及びゲート電極を形成することができる。
特開２０００−３１５７８９号公報

しかしながら、上記のような従来のダマシンゲート技術を用いた半導体装置の製造方法では、２種類以上の膜厚を有するゲート絶縁膜を同一基板上に形成する場合、ゲート電極形成用開口を形成した状態でフォトリソグラフィー工程を用いて形成するため、微小なゲート電極形成用開口内にレジスト残りが発生するという問題点がある。

また、従来の製造方法で、絶縁材料の異なる２種類のゲート絶縁膜を形成する場合、一方のゲート絶縁膜は単層膜で構成されるが、他方のゲート絶縁膜は積層膜で構成される。このため、積層膜からなるゲート絶縁膜の場合、単層膜からなるゲート絶縁膜に比べて信頼性が劣るという問題が生じる。

更に、従来の製造方法では、静電気放電（ＥＳＤ）保護回路などで使用される高抵抗なゲート電極を持ったＭＩＳトランジスタを同一基板上に形成することが困難であるという課題がある。

本発明の目的は、同一の半導体基板上に、２種類以上のゲート絶縁膜及びゲート電極を有するＭＩＳ型トランジスタを容易に形成することができる半導体装置及びその製造方法を提供することにある。

本発明の半導体装置は、半導体基板上の第１のトランジスタ形成領域に形成された第１のＭＩＳ型トランジスタと、半導体基板上の第２のトランジスタ形成領域に形成された第２のＭＩＳ型トランジスタを備えた半導体装置において、第１のＭＩＳ型トランジスタは、半導体基板上に形成された第１の絶縁膜からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された金属材料からなる第１のゲート電極とを備え、第２のＭＩＳ型トランジスタは、半導体基板上に形成された第２の絶縁膜からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された半導体材料からなる第２のゲート電極とを備えている。

上記半導体装置において、第１のＭＩＳ型トランジスタは、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１のトランジスタ形成領域の半導体基板上に、第１のゲート電極の上面と実質的に同じ高さで形成された第１の層間絶縁膜とをさらに備え、第２のＭＩＳ型トランジスタは、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２のトランジスタ形成領域の半導体基板上に、第２のゲート電極及び第２のサイドウォールの上面を覆うように形成された第２の層間絶縁膜とをさらに備えている。

上記半導体装置において、第１のＭＩＳ型トランジスタは、第１のゲート電極の下部側面上に形成された第１のサイドウォールと、第１のトランジスタ形成領域の半導体基板上に、第１のゲート電極の上面と実質的に同じ高さで形成された層間絶縁膜とをさらに備え、第２のＭＩＳ型トランジスタは、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２のトランジスタ形成領域の半導体基板上に、第２のゲート電極及び第２のサイドウォールの上面を覆うように形成された層間絶縁膜とをさらに備え、第１のゲート電極の上面は、第２のゲート電極の上面よりも高く形成されており、第１のサイドウォール及び第２のサイドウォールは、第２のゲート電極の上面と同等以下の高さで形成されている。

上記半導体装置において、第１のＭＩＳ型トランジスタは、第１のゲート電極の下部側面上に形成された第１のサイドウォールと、第１のトランジスタ形成領域の半導体基板上に、第１のゲート電極の上面と実質的に同じ高さで形成されている層間絶縁膜とをさらに備え、第２のＭＩＳ型トランジスタは、第２のゲート電極を浮遊ゲート電極とするフラッシュメモリトランジスタであり、浮遊ゲート電極の側面上に形成された第２のサイドウォールと、浮遊ゲート電極上に形成された第１の絶縁膜からなる容量絶縁膜と、容量絶縁膜上に形成された金属材料からなる制御ゲート電極と、第２のトランジスタ形成領域の半導体基板上に、制御ゲート電極の上面と実質的に同じ高さで形成されている層間絶縁膜とをさらに備え、第１のゲート電極の上面は、制御ゲート電極の上面と実質的に同じ高さで形成されており、第１のサイドウォール及び第２のサイドウォールは、浮遊ゲート電極の上面と同等以下の高さで形成されている。

上記半導体装置において、第１のゲート電極は、第１のサイドウォールに挟まれている下部領域に比べて、第１のサイドウォールの上方に位置する上部領域のパターン幅が広くなっている。

上記半導体装置において、第１のゲート電極と第１のサイドウォールとの間に、第１のゲート絶縁膜が形成されている。

上記半導体装置において、第１のゲート絶縁膜は、高誘電体膜である。

本発明の半導体装置の製造方法は、半導体基板上の第１のトランジスタ形成領域に形成された第１のゲート電極を有する第１のＭＩＳ型トランジスタと、半導体基板上の第２のトランジスタ形成領域に形成された第２のゲート電極を有する第２のＭＩＳ型トランジスタを備えた半導体装置の製造方法において、半導体基板上に第２の絶縁膜を形成する工程（ａ）と、第１のトランジスタ形成領域の第２の絶縁膜上に半導体材料からなるダミーゲート電極を形成するとともに、第２のトランジスタ形成領域の第２の絶縁膜上に半導体材料からなる第２のゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、第１のトランジスタ形成領域のダミーゲート電極及びその下に位置する第２の絶縁膜を選択的に除去する工程（ｃ）と、工程（ｃ）の後に、第２の絶縁膜が除去された第１のトランジスタ形成領域の半導体基板上に、第１の絶縁膜からなる第１のゲート絶縁膜を形成する工程（ｄ）と、第１のゲート絶縁膜上に金属材料からなる第１のゲート電極を形成する工程（ｅ）とを備え、第２のゲート電極の下には、第２の絶縁膜からなる第２のゲート絶縁膜が形成されている。

上記半導体装置の製造方法において、工程（ｂ）の後で工程（ｃ）の前に、ダミーゲート電極の側面上に第１のサイドウォールを形成するとともに、第２のゲート電極の側面上に第２のサイドウォールを形成する第１の工程と、第１の工程の後に、第２のトランジスタ形成領域の半導体基板上に、第２のゲート電極及び第２のサイドウォールの上面を覆うように第２の層間絶縁膜を形成する第２の工程と、第２の工程の後に、第１のトランジスタ形成領域の半導体基板上に、第１のゲート電極の上面と実質的に同じ高さを有する第１の層間絶縁膜を形成する第３の工程とを備えている。

上記半導体装置の製造方法において、工程（ｂ）の後で工程（ｃ）の前に、ダミーゲート電極の側面上に第１のサイドウォールを形成するとともに、第２のゲート電極の側面上に第２のサイドウォールを形成する第１の工程と、第１の工程の後に、半導体基板上に、ダミーゲート電極及び第２のゲート電極の上面を覆うように層間絶縁膜を形成する第２の工程と、第２の工程の後に、ダミーゲート電極上の層間絶縁膜を除去して、ダミーゲート電極に到達する第１の開口を形成する第３の工程とを備えている。

上記半導体装置の製造方法において、第２のＭＩＳ型トランジスタは、第２のゲート電極を浮遊ゲート電極とするフラッシュメモリトランジスタであり、工程（ｂ）の後で工程（ｃ）の前に、ダミーゲート電極の側面上に第１のサイドウォールを形成するとともに、第２のゲート電極の側面上に第２のサイドウォールを形成する第１の工程と、第１の工程の後に、半導体基板上に、ダミーゲート電極及び第２のゲート電極の上面を覆うように層間絶縁膜を形成する第２の工程と、第２の工程の後に、ダミーゲート電極上の層間絶縁膜を除去して、ダミーゲート電極に到達する第１の開口を形成する第３の工程とを備え、工程（ｃ）では、第１の開口内に露出するダミーゲート電極及びその下に位置する第２の絶縁膜を選択的に除去し、工程（ｃ）の後で、工程（ｄ）の前に、第２のゲート電極上の層間絶縁膜を除去して、第２のゲート電極に到達する第２の開口を形成する工程を有し、工程（ｄ）では、第１の開口内に露出する半導体基板上に、第１の絶縁膜からなる第１のゲート絶縁膜を形成するとともに、第２の開口内に露出する第２のゲート電極上に第１の絶縁膜からなる容量絶縁膜を形成し、工程（ｅ）では、第１のゲート絶縁膜上に金属材料からなる第１のゲート電極を形成するとともに、容量絶縁膜上に金属材料からなる制御ゲート電極を形成する。

本発明によれば、ダマシン構造の第１のゲート電極を形成するためのダミーゲート電極と同時に、第２のゲート電極を形成することによって、同一の半導体基板上に、２種類以上のゲート絶縁膜及びゲート電極を有するＭＩＳ型トランジスタを容易に形成することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図１（ａ）〜図１（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域は第１のＮＭＩＳトランジスタ形成領域AreaAを示し、中央領域はＰＭＩＳトランジスタ形成領域AreaBを示し、右側領域は第２のＮＭＩＳトランジスタ形成領域AreaCを示している。

まず、図１（ａ）に示す工程で、半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCにＰウェル領域１１ａを形成し、半導体基板１１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１１ｂを形成する。そして、半導体基板１１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１２を形成する。

次に、図１（ｂ）に示す工程で、半導体基板１１上に、厚さ７ｎｍのシリコン酸化膜からなる絶縁膜１３と厚さ２００ｎｍのポリシリコン膜を順次形成する。その後、ポリシリコン膜をパターニングして、第１のＮＭＩＳトランジスタ形成領域AreaAに第１のダミーゲート電極１４ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBに第２のダミーゲート電極１４ｂを形成し、第２のＮＭＩＳトランジスタ形成領域AreaCにゲート電極１４ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCに、第１のダミーゲート電極１４ａ、ゲート電極１４ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域又はｎ型エクステンション領域となる第１のｎ型拡散領域１５ａ及び第２のｎ型拡散領域１５ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１４ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域又はｐ型エクステンション領域となるｐ型拡散領域１５ｂを形成する。

次に、図１（ｃ）に示す工程で、基板上の全面に、厚さ１５ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、第１のダミーゲート電極１４ａ、第２のダミーゲート電極１４ｂ及びゲート電極１４ｃの側面上に、絶縁性のサイドウォール１６ａ、１６ｂ、１６ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCに、第１のダミーゲート電極１４ａ、ゲート電極１４ｃ、サイドウォール１６ａ、１６ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、第１のｎ型ソース・ドレイン領域１７ａ及び第２のｎ型ソース・ドレイン領域１７ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１４ｂ、サイドウォール１６ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域１７ｂを形成する。その後、基板に対して１０００℃の熱処理を行って、イオン注入された不純物を活性化する。

次に、図１（ｄ）に示す工程で、半導体基板１１上の全面に厚さ３００ｎｍのシリコン窒化膜を形成した後、ＣＭＰ法などによってシリコン窒化膜表面の平坦化を行う。その後、シリコン窒化膜上に、第２のＮＭＩＳトランジスタ形成領域AreaCを覆い、第１のＮＭＩＳトランジスタ形成領域AreaA及びＰＭＩＳトランジスタ形成領域AreaBに開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、シリコン窒化膜を選択的にエッチングして、第２のＮＭＩＳトランジスタ形成領域AreaCに第１の層間絶縁膜１８を形成する。その後、半導体基板１１上の全面に厚さ６００ｎｍのＢＰＳＧ膜１９Ａを形成する。

次に、図１（ｅ）に示す工程で、ＣＭＰ法によって、第１の層間絶縁膜１８上のＢＰＳＧ膜１９Ａを除去するとともに、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂの上面が露出するまでＢＰＳＧ膜１９Ａの平坦化を行って、第１のＮＭＩＳトランジスタ形成領域AreaA及びＰＭＩＳトランジスタ形成領域AreaBに第２の層間絶縁膜１９を形成する。このＣＭＰでは、シリコン窒化膜に比べてＢＰＳＧ膜の方が研磨レートの早い条件で行うことによって、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂの上面が露出しても、ゲート電極１４ｃ上には第１の層間絶縁膜１８を残存させることができる。その後、上面が露出している第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂとその直下に形成してある絶縁膜１３を選択的に除去して、ゲート電極形成用開口２０ａ、２０ｂを形成する。

次に、図１（ｆ）に示す工程で、半導体基板１１上の全面に、厚さ５ｎｍのハフニウム酸化膜を形成した後、ハフニウム酸化膜上に厚さ２５０ｎｍのタングステン膜を形成する。その後、ＣＭＰ法によって、第１の層間絶縁膜１８及び第２の層間絶縁膜１９上の不要なタングステン膜及びハフニウム酸化膜を除去して、ゲート電極形成用開口２０ａ内にはハフニウム酸化膜からなるゲート絶縁膜２１ａとタングステン膜からなるダマシン構造のゲート電極２２ａを形成し、ゲート電極形成用開口２０ｂ内にはハフニウム酸化膜からなるゲート絶縁膜２１ｂとタングステン膜からなるダマシン構造のゲート電極２２ｂを形成する。なお、第２のＮＭＩＳトランジスタ形成領域AreaCでは、残存している絶縁膜１３のうちゲート電極１４ｃ下に位置する絶縁膜１３がそのままゲート絶縁膜となる。

以上のような方法によって、第１のＮＭＩＳトランジスタ形成領域AreaAにはハフニウム酸化膜からなるゲート絶縁膜２１ａ上に形成されたタングステン膜からなるダマシン構造のゲート電極２２ａを有する第１のＮＭＩＳトランジスタが形成され、ＰＭＩＳトランジスタ形成領域AreaBにはハフニウム酸化膜からなるゲート絶縁膜２１ｂ上に形成されたタングステン膜からなるダマシン構造のゲート電極２２ｂを有するＰＭＩＳトランジスタが形成され、第２のＮＭＩＳトランジスタ形成領域AreaCにはシリコン酸化膜からなるゲート絶縁膜１３上に形成されたポリシリコン膜からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタが形成される。

本実施形態によれば、同一の半導体基板１１上に、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタと、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体膜からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタとを備えた半導体装置を形成することができる。しかも、ゲート絶縁膜２１ａ、２１ｂとなるハフニウム酸化膜のような金属酸化膜は、高温熱処理となるソース・ドレイン領域１７ａ、１７ｂ、１７ｃの注入不純物を活性化させるための活性化アニール後に形成するため、高温熱処理による金属酸化膜の劣化を回避することができる。また、金属膜からなるゲート電極２２ａ、２２ｂを形成するためのダミーゲート電極１４ａ、１４ｂと同時に、半導体膜からなるゲート電極１４ｃを形成するため、製造工程の増加を抑制することができる。さらに、シリコン酸化膜からなるゲート絶縁膜１３を形成する工程とは別に、金属酸化膜からなるゲート絶縁膜２１ａ、２１ｂを形成するため、ゲート絶縁膜の信頼性向上を図ることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図２（ａ）〜図２（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域は第１のＮＭＩＳトランジスタ形成領域AreaAを示し、中央領域はＰＭＩＳトランジスタ形成領域AreaBを示し、右側領域は第２のＮＭＩＳトランジスタ形成領域AreaCを示している。なお、第１の実施形態と同じ構成要素には、同じ符号を付している。

まず、図２（ａ）に示す工程で、半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCにＰウェル領域１１ａを形成し、半導体基板１１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１１ｂを形成する。そして、半導体基板１１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１２を形成する。

次に、図２（ｂ）に示す工程で、半導体基板１１上に、厚さ７ｎｍのシリコン酸化膜からなる絶縁膜１３と厚さ２００ｎｍのポリシリコン膜を順次形成する。その後、ポリシリコン膜をパターニングして、第１のＮＭＩＳトランジスタ形成領域AreaAに第１のダミーゲート電極１４ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBに第２のダミーゲート電極１４ｂを形成し、第２のＮＭＩＳトランジスタ形成領域AreaCにゲート電極１４ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCに、第１のダミーゲート電極１４ａ、ゲート電極１４ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域又はｎ型エクステンション領域となる第１のｎ型拡散領域１５ａ及び第２のｎ型拡散領域１５ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１４ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域又はｐ型エクステンション領域となるｐ型拡散領域１５ｂを形成する。

次に、図２（ｃ）に示す工程で、基板上の全面に、厚さ１５ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、第１のダミーゲート電極１４ａ、第２のダミーゲート電極１４ｂ及びゲート電極１４ｃの側面上に、絶縁性のサイドウォール１６ａ、１６ｂ、１６ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCに、第１のダミーゲート電極１４ａ、ゲート電極１４ｃ、サイドウォール１６ａ、１６ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、第１のｎ型ソース・ドレイン領域１７ａ及び第２のｎ型ソース・ドレイン領域１７ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１４ｂ、サイドウォール１６ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域１７ｂを形成する。その後、基板に対して１０００℃の熱処理を行って、イオン注入された不純物を活性化する。

次に、図２（ｄ）に示す工程で、半導体基板１１上の全面に厚さ５００ｎｍのＢＰＳＧ膜を形成した後、ＣＭＰ法などによってＢＰＳＧ膜表面の平坦化を行って層間絶縁膜２３を形成する。その後、層間絶縁膜２３上に、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、層間絶縁膜２３を選択的にエッチングして、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂに到達する開口部２４Ａ、２４Ｂを形成する。このとき、開口部２４Ａ、２４Ｂは、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂとほぼ同一のパターン幅で形成する。

次に、図２（ｅ）に示す工程で、開口部２４Ａ、２４Ｂ内に露出している第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂとその直下に形成してある絶縁膜１３を選択的に除去して、ゲート電極形成用開口２４ａ、２４ｂを形成する。

次に、図２（ｆ）に示す工程で、半導体基板１１上の全面に、厚さ５ｎｍのハフニウム酸化膜を形成した後、ハフニウム酸化膜上に厚さ２５０ｎｍのタングステン膜を形成する。その後、ＣＭＰ法によって、層間絶縁膜２３上の不要なタングステン膜及びハフニウム酸化膜を除去して、ゲート電極形成用開口２４ａ内にはハフニウム酸化膜からなるゲート絶縁膜２５ａとタングステン膜からなるダマシン構造のゲート電極２６ａを形成し、ゲート電極形成用開口２４ｂ内にはハフニウム酸化膜からなるゲート絶縁膜２５ｂとタングステン膜からなるダマシン構造のゲート電極２６ｂを形成する。なお、第２のＮＭＩＳトランジスタ形成領域AreaCでは、残存している絶縁膜１３のうちゲート電極１４ｃ下に位置する絶縁膜１３がそのままゲート絶縁膜となる。

以上のような方法によって、第１のＮＭＩＳトランジスタ形成領域AreaAにはハフニウム酸化膜からなるゲート絶縁膜２５ａ上に形成されたタングステン膜からなるダマシン構造のゲート電極２６ａを有する第１のＮＭＩＳトランジスタが形成され、ＰＭＩＳトランジスタ形成領域AreaBにはハフニウム酸化膜からなるゲート絶縁膜２５ｂ上に形成されたタングステン膜からなるダマシン構造のゲート電極２６ｂを有するＰＭＩＳトランジスタが形成され、第２のＮＭＩＳトランジスタ形成領域AreaCにはシリコン酸化膜からなるゲート絶縁膜１３上に形成されたポリシリコン膜からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタが形成される。

本実施形態によれば、第１の実施形態と同様に、同一の半導体基板１１上に、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２５ａとタングステン膜のような金属膜からなるダマシン構造のゲート電極２６ａを有する第１のＮＭＩＳトランジスタと、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体膜からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタとを備えた半導体装置を形成することができる。しかも、ゲート絶縁膜２５ａ、２５ｂとなるハフニウム酸化膜のような金属酸化膜は、高温熱処理となるソース・ドレイン領域１７ａ、１７ｂ、１７ｃの注入不純物を活性化させるための活性化アニール後に形成するため、高温熱処理による金属酸化膜の劣化を回避することができる。また、金属膜からなるゲート電極２６ａ、２６ｂを形成するためのダミーゲート電極１４ａ、１４ｂと同時に、半導体膜からなるゲート電極１４ｃを形成するため、製造工程の増加を抑制することができる。さらに、シリコン酸化膜からなるゲート絶縁膜１３を形成する工程とは別に、金属酸化膜からなるゲート絶縁膜２５ａ、２５ｂを形成するため、ゲート絶縁膜の信頼性向上を図ることができる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図３（ａ）〜図３（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域は第１のＮＭＩＳトランジスタ形成領域AreaAを示し、中央領域はＰＭＩＳトランジスタ形成領域AreaBを示し、右側領域は第２のＮＭＩＳトランジスタ形成領域AreaCを示している。なお、第１の実施形態と同じ構成要素には、同じ符号を付している。

まず、図３（ａ）に示す工程で、半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCにＰウェル領域１１ａを形成し、半導体基板１１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１１ｂを形成する。そして、半導体基板１１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１２を形成する。

次に、図３（ｂ）に示す工程で、半導体基板１１上に、厚さ７ｎｍのシリコン酸化膜からなる絶縁膜１３と厚さ２００ｎｍのポリシリコン膜を順次形成する。その後、ポリシリコン膜をパターニングして、第１のＮＭＩＳトランジスタ形成領域AreaAに第１のダミーゲート電極１４ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBに第２のダミーゲート電極１４ｂを形成し、第２のＮＭＩＳトランジスタ形成領域AreaCにゲート電極１４ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCに、第１のダミーゲート電極１４ａ、ゲート電極１４ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域又はｎ型エクステンション領域となる第１のｎ型拡散領域１５ａ及び第２のｎ型拡散領域１５ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１４ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域又はｐ型エクステンション領域となるｐ型拡散領域１５ｂを形成する。

次に、図３（ｃ）に示す工程で、基板上の全面に、厚さ１５ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、第１のダミーゲート電極１４ａ、第２のダミーゲート電極１４ｂ及びゲート電極１４ｃの側面上に、絶縁性のサイドウォール１６ａ、１６ｂ、１６ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及び第２のＮＭＩＳトランジスタ形成領域AreaCに、第１のダミーゲート電極１４ａ、ゲート電極１４ｃ、サイドウォール１６ａ、１６ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、第１のｎ型ソース・ドレイン領域１７ａ及び第２のｎ型ソース・ドレイン領域１７ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極１４ｂ、サイドウォール１６ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域１７ｂを形成する。その後、基板に対して１０００℃の熱処理を行って、イオン注入された不純物を活性化する。

次に、図３（ｄ）に示す工程で、半導体基板１１上の全面に厚さ５００ｎｍのＢＰＳＧ膜を形成した後、ＣＭＰ法などによってＢＰＳＧ膜表面の平坦化を行って層間絶縁膜２７を形成する。その後、層間絶縁膜２７上に、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、層間絶縁膜２７を選択的にエッチングして、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂに到達する開口部２８Ａ、２８Ｂを形成する。このとき、開口部２８Ａ、２８Ｂは、第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂよりもパターン幅を広く形成する。

次に、図３（ｅ）に示す工程で、開口部２８Ａ、２８Ｂ内に露出している第１のダミーゲート電極１４ａ及び第２のダミーゲート電極１４ｂとその直下に形成してある絶縁膜１３を選択的に除去して、ゲート電極形成用開口２８ａ、２８ｂを形成する。

次に、図３（ｆ）に示す工程で、半導体基板１１上の全面に、厚さ５ｎｍのハフニウム酸化膜を形成した後、ハフニウム酸化膜上に厚さ２５０ｎｍのタングステン膜を形成する。その後、ＣＭＰ法によって、層間絶縁膜２７上の不要なタングステン膜及びハフニウム酸化膜を除去して、ゲート電極形成用開口２８ａ内にはハフニウム酸化膜からなるゲート絶縁膜２９ａとタングステン膜からなるダマシン構造のゲート電極３０ａを形成し、ゲート電極形成用開口２８ｂ内にはハフニウム酸化膜からなるゲート絶縁膜２９ｂとタングステン膜からなるダマシン構造のゲート電極３０ｂを形成する。なお、第２のＮＭＩＳトランジスタ形成領域AreaCでは、残存している絶縁膜１３のうちゲート電極１４ｃ下に位置する絶縁膜１３がそのままゲート絶縁膜となる。

以上のような方法によって、第１のＮＭＩＳトランジスタ形成領域AreaAにはハフニウム酸化膜からなるゲート絶縁膜２９ａ上に形成されたタングステン膜からなるダマシン構造のゲート電極３０ａを有する第１のＮＭＩＳトランジスタが形成され、ＰＭＩＳトランジスタ形成領域AreaBにはハフニウム酸化膜からなるゲート絶縁膜２９ｂ上に形成されたタングステン膜からなるダマシン構造のゲート電極３０ｂを有するＰＭＩＳトランジスタが形成され、第２のＮＭＩＳトランジスタ形成領域AreaCにはシリコン酸化膜からなるゲート絶縁膜１３上に形成されたポリシリコン膜からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタが形成される。

本実施形態によれば、第１及び第２の実施形態と同様に、同一の半導体基板１１上に、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２９ａとタングステン膜のような金属膜からなるダマシン構造のゲート電極３０ａを有する第１のＮＭＩＳトランジスタと、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体膜からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタとを備えた半導体装置を形成することができる。しかも、ゲート絶縁膜２９ａ、２９ｂとなるハフニウム酸化膜のような金属酸化膜は、高温熱処理となるソース・ドレイン領域１７ａ、１７ｂ、１７ｃの注入不純物を活性化させるための活性化アニール後に形成するため、高温熱処理による金属酸化膜の劣化を回避することができる。また、金属膜からなるゲート電極３０ａ、３０ｂを形成するためのダミーゲート電極１４ａ、１４ｂと同時に、半導体膜からなるゲート電極１４ｃを形成するため、製造工程の増加を抑制することができる。さらに、シリコン酸化膜からなるゲート絶縁膜１３を形成する工程とは別に、金属酸化膜からなるゲート絶縁膜２９ａ、２９ｂを形成するため、ゲート絶縁膜の信頼性向上を図ることができる。

さらに、本実施形態のゲート電極３０ａ、３０ｂは、サイドウォール１６ａ、１６ｂに挟まれている下部領域に比べて、サイドウォール１６ａ、１６ｂの上方に位置する上部領域のパターン幅が広くなっているため、第２の実施形態に比べてゲート電極の低抵抗化を図ることができる。

また、本実施形態と第２の実施形態を組み合わせることによって、同一の半導体基板上に、同一の製造工程でゲート電極の断面構造が異なる２種類のＭＩＳトランジスタを形成することができる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図４（ａ）〜図４（ｆ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域は第１のＮＭＩＳトランジスタ形成領域AreaAを示し、中央領域はＰＭＩＳトランジスタ形成領域AreaBを示し、右側領域はフラッシュメモリセル形成領域AreaDを示している。なお、第２の実施形態と同じ構成要素には、同じ符号を付している。

まず、図４（ａ）に示す工程で、半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaA及びフラッシュメモリセル形成領域AreaDにＰウェル領域１１ａを形成し、半導体基板１１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１１ｂを形成する。そして、半導体基板１１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１２を形成する。

次に、図４（ｂ）に示す工程で、半導体基板１１上に、厚さ９ｎｍのシリコン酸化膜からなる絶縁膜３１と厚さ２００ｎｍのｎ型ドープポリシリコン膜を順次形成する。その後、ｎ型ドープポリシリコン膜をパターニングして、第１のＮＭＩＳトランジスタ形成領域AreaAに第１のダミーゲート電極３２ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBに第２のダミーゲート電極３２ｂを形成し、フラッシュメモリセル形成領域AreaDに浮遊ゲート電極３２ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及びフラッシュメモリセル形成領域AreaDに、第１のダミーゲート電極３２ａ、浮遊ゲート電極３２ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域又はｎ型エクステンション領域となる第１のｎ型拡散領域１５ａ及び第２のｎ型拡散領域１５ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極３２ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域又はｐ型エクステンション領域となるｐ型拡散領域１５ｂを形成する。

次に、図４（ｃ）に示す工程で、基板上の全面に、厚さ１５ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、第１のダミーゲート電極３２ａ、第２のダミーゲート電極３２ｂ及び浮遊ゲート電極３２ｃの側面上に、絶縁性のサイドウォール１６ａ、１６ｂ、１６ｃを形成する。その後、第１のＮＭＩＳトランジスタ形成領域AreaA及びフラッシュメモリセル形成領域AreaDに、第１のダミーゲート電極３２ａ、浮遊ゲート電極３２ｃ、サイドウォール１６ａ、１６ｃ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、第１のｎ型ソース・ドレイン領域１７ａ及び第２のｎ型ソース・ドレイン領域１７ｃを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、第２のダミーゲート電極３２ｂ、サイドウォール１６ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域１７ｂを形成する。その後、基板に対して１０００℃の熱処理を行って、イオン注入された不純物を活性化する。

次に、図４（ｄ）に示す工程で、半導体基板１１上の全面に厚さ４００ｎｍのＢＰＳＧ膜を形成した後、ＣＭＰ法などによってＢＰＳＧ膜表面の平坦化を行って層間絶縁膜２３を形成する。その後、層間絶縁膜２３上に、第１のダミーゲート電極３２ａ及び第２のダミーゲート電極３２ｂ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、層間絶縁膜２３を選択的にエッチングして、第１のダミーゲート電極３２ａ及び第２のダミーゲート電極３２ｂに到達する開口部２４Ａ、２４Ｂを形成する。このとき、開口部２４Ａ、２４Ｂは、第１のダミーゲート電極３２ａ及び第２のダミーゲート電極３２ｂとほぼ同一のパターン幅で形成する。

次に、図４（ｅ）に示す工程で、開口部２４Ａ、２４Ｂ内に露出している第１のダミーゲート電極３２ａ及び第２のダミーゲート電極３２ｂを選択的に除去して、ゲート電極形成用開口２４ａ、２４ｂを形成する。このとき、第１のダミーゲート電極３２ａ及び第２のダミーゲート電極３２ｂの下に形成されている絶縁膜３１はエッチングせずに、そのまま残存させる。その後、層間絶縁膜２３上に、浮遊ゲート電極３２ｃ上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、層間絶縁膜２３を選択的にエッチングして、浮遊ゲート電極３２ｃに到達するゲート電極形成用開口２４ｃを形成する。

次に、図４（ｆ）に示す工程で、ゲート電極形成用開口２４ａ、２４ｂ内に露出している絶縁膜３１を除去した後、半導体基板１１上の全面に、厚さ５ｎｍのハフニウム酸化膜を形成した後、ハフニウム酸化膜上に厚さ２５０ｎｍのタングステン膜を形成する。その後、ＣＭＰ法によって、層間絶縁膜２３上の不要なタングステン膜及びハフニウム酸化膜を除去して、ゲート電極形成用開口２４ａ内にはハフニウム酸化膜からなるゲート絶縁膜２５ａとタングステン膜からなるダマシン構造のゲート電極２６ａを形成し、ゲート電極形成用開口２４ｂ内にはハフニウム酸化膜からなるゲート絶縁膜２５ｂとタングステン膜からなるダマシン構造のゲート電極２６ｂを形成し、ゲート電極形成用開口２４ｃ内にはハフニウム酸化膜からなる容量絶縁膜２５ｃとタングステン膜からなるダマシン構造の制御ゲート電極２６ｃを形成する。なお、フラッシュメモリセル形成領域AreaDでは、残存している絶縁膜３１のうち浮遊ゲート電極３２ｃ下に位置する絶縁膜３１がそのままトンネル絶縁膜となる。

以上のような方法によって、第１のＮＭＩＳトランジスタ形成領域AreaAにはハフニウム酸化膜からなるゲート絶縁膜２５ａ上に形成されたタングステン膜からなるダマシン構造のゲート電極２６ａを有する第１のＮＭＩＳトランジスタが形成され、ＰＭＩＳトランジスタ形成領域AreaBにはハフニウム酸化膜からなるゲート絶縁膜２５ｂ上に形成されたタングステン膜からなるダマシン構造のゲート電極２６ｂを有するＰＭＩＳトランジスタが形成され、フラッシュメモリセル形成領域AreaDにはシリコン酸化膜からなるトンネル絶縁膜３１上に形成されたポリシリコン膜からなる浮遊ゲート電極３２ｃとハフニウム酸化膜からなる容量絶縁膜２５ｃとタングステン膜からなるダマシン構造の制御ゲート電極２６ｃを有するフラッシュメモリセルが形成される。

本実施形態によれば、同一の半導体基板１１上に、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２５ａとタングステン膜のような金属膜からなるダマシン構造のゲート電極２６ａを有する第１のＮＭＩＳトランジスタと、シリコン酸化膜からなるトンネル絶縁膜３１とポリシリコン膜のような半導体膜からなる浮遊ゲート電極３２ｃとハフニウム酸化膜のような金属酸化膜からなる容量絶縁膜２５ｃとタングステン膜のような金属膜からなるダマシン構造の制御ゲート電極２６ｃを有するフラッシュメモリセルとを備えた半導体装置を形成することができる。しかも、ゲート絶縁膜２５ａ、２５ｂあるいは容量絶縁膜２５ｃとなるハフニウム酸化膜のような金属酸化膜は、高温熱処理となるソース・ドレイン領域１７ａ、１７ｂ、１７ｃの注入不純物を活性化させるための活性化アニール後に形成するため、高温熱処理による金属酸化膜の劣化を回避することができる。また、金属膜からなるゲート電極２６ａ、２６ｂを形成するためのダミーゲート電極３２ａ、３２ｂと同時に、半導体膜からなる浮遊ゲート電極３２ｃを形成するため、製造工程の増加を抑制することができる。さらに、シリコン酸化膜からなるトンネル絶縁膜３１を形成する工程とは別に、金属酸化膜からなるゲート絶縁膜２５ａ、２５ｂを形成するため、ゲート絶縁膜の信頼性向上を図ることができる。

また、本実施形態では、ゲート電極２６ａ、２６ｂのパターン幅は、上部領域と下部領域が同一になるように形成したが、第３の実施形態のように、下部領域に比べて上部領域のパターン幅を広く形成してもよい。さらに、第３の実施形態と組み合わせることによって、同一の半導体基板上に、シリコン酸化膜からなるゲート絶縁膜とポリシリコン膜のような半導体膜からなるゲート電極を有するＭＩＳトランジスタを形成してもよい。

第１〜第３の実施形態では、ダミーゲート電極と同時に形成したポリシリコン膜からなるゲート電極を有するｎ型ＭＩＳトランジスタを用いて説明したが、同様な方法によって、ダミーゲート電極と同時に形成したポリシリコン膜からなるゲート電極を有するｐ型ＭＩＳトランジスタを形成してもよい。

以上説明したように、本発明は同一半導体基板上にゲート電極材料の異なる２種類以上のＭＩＳ型トランジスタの形成等に有用である。

（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図 （ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図 （ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図 （ａ）〜（ｆ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図 （ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図

符号の説明

１１ 半導体基板
１１ａ Ｐウェル領域
１１ｂ Ｎウェル領域
１２ 素子分離領域
１３ 絶縁膜
１４ａ 第１のダミーゲート電極
１４ｂ 第２のダミーゲート電極
１４ｃ ゲート電極
１５ａ 第１のｎ型拡散領域
１５ｂ ｐ型拡散領域
１５ｃ 第２のｎ型拡散領域
１６ａ、１６ｂ、１６ｃ サイドウォール
１７ａ 第１のｎ型ソース・ドレイン領域
１７ｂ ｐ型ソース・ドレイン領域
１７ｃ 第２のｎ型ソース・ドレイン領域
１８ 第１の層間絶縁膜
１９ 第２の層間絶縁膜
１９Ａ ＢＰＳＧ膜
２０ａ、２０ｂ ゲート電極形成用開口
２１ａ、２１ｂ ゲート絶縁膜
２２ａ、２２ｂ ゲート電極
２３ 層間絶縁膜
２４Ａ、２４Ｂ 開口部
２４ａ、２４ｂ、２４ｃ ゲート電極形成用開口
２５ａ、２５ｂ ゲート絶縁膜
２５ｃ 容量絶縁膜
２６ａ、２６ｂ ゲート電極
２６ｃ 制御ゲート電極
２７ 層間絶縁膜
２８Ａ、２８Ｂ 開口部
２８ａ、２８ｂ ゲート電極形成用開口
２９ａ、２９ｂ ゲート絶縁膜
３０ａ、３０ｂ ゲート電極
３１ 絶縁膜
３２ａ 第１のダミーゲート電極
３２ｂ 第２のダミーゲート電極
３２ｃ 浮遊ゲート電極

Claims (11)

1. 半導体基板上の第１のトランジスタ形成領域に形成された第１のＭＩＳ型トランジスタと、前記半導体基板上の第２のトランジスタ形成領域に形成された第２のＭＩＳ型トランジスタを備えた半導体装置において、
   前記第１のＭＩＳ型トランジスタは、
   前記半導体基板上に形成された第１の絶縁膜からなる第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された金属材料からなる第１のゲート電極とを備え、
   前記第２のＭＩＳ型トランジスタは、
   前記半導体基板上に形成された第２の絶縁膜からなる第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成された半導体材料からなる第２のゲート電極とを備えていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１のＭＩＳ型トランジスタは、
   前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
   前記第１のトランジスタ形成領域の前記半導体基板上に、前記第１のゲート電極の上面と実質的に同じ高さで形成された第１の層間絶縁膜とをさらに備え、
   前記第２のＭＩＳ型トランジスタは、
   前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
   前記第２のトランジスタ形成領域の前記半導体基板上に、前記第２のゲート電極及び前記第２のサイドウォールの上面を覆うように形成された第２の層間絶縁膜とをさらに備えていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１のＭＩＳ型トランジスタは、
   前記第１のゲート電極の下部側面上に形成された第１のサイドウォールと、
   前記第１のトランジスタ形成領域の前記半導体基板上に、前記第１のゲート電極の上面と実質的に同じ高さで形成された層間絶縁膜とをさらに備え、
   前記第２のＭＩＳ型トランジスタは、
   前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
   前記第２のトランジスタ形成領域の前記半導体基板上に、前記第２のゲート電極及び前記第２のサイドウォールの上面を覆うように形成された前記層間絶縁膜とをさらに備え、
   前記第１のゲート電極の上面は、前記第２のゲート電極の上面よりも高く形成されており、
   前記第１のサイドウォール及び前記第２のサイドウォールは、前記第２のゲート電極の上面と同等以下の高さで形成されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１のＭＩＳ型トランジスタは、
   前記第１のゲート電極の下部側面上に形成された第１のサイドウォールと、
   前記第１のトランジスタ形成領域の前記半導体基板上に、前記第１のゲート電極の上面と実質的に同じ高さで形成されている層間絶縁膜とをさらに備え、
   前記第２のＭＩＳ型トランジスタは、
   前記第２のゲート電極を浮遊ゲート電極とするフラッシュメモリトランジスタであり、
   前記浮遊ゲート電極の側面上に形成された第２のサイドウォールと、
   前記浮遊ゲート電極上に形成された前記第１の絶縁膜からなる容量絶縁膜と、
   前記容量絶縁膜上に形成された前記金属材料からなる制御ゲート電極と、
   前記第２のトランジスタ形成領域の前記半導体基板上に、前記制御ゲート電極の上面と実質的に同じ高さで形成されている前記層間絶縁膜とをさらに備え、
   前記第１のゲート電極の上面は、前記制御ゲート電極の上面と実質的に同じ高さで形成されており、
   前記第１のサイドウォール及び前記第２のサイドウォールは、前記浮遊ゲート電極の上面と同等以下の高さで形成されていることを特徴とする半導体装置。
5. 請求項３又は４記載の半導体装置において、
   前記第１のゲート電極は、前記第１のサイドウォールに挟まれている下部領域に比べて、前記第１のサイドウォールの上方に位置する上部領域のパターン幅が広くなっていることを特徴とする半導体装置。
6. 請求項２〜５のうちのいずれか１項に記載の半導体装置において、
   前記第１のゲート電極と前記第１のサイドウォールとの間に、前記第１のゲート絶縁膜が形成されていることを特徴とする半導体装置。
7. 請求項１〜６のうちのいずれか１項に記載の半導体装置において、
   前記第１のゲート絶縁膜は、高誘電体膜であることを特徴とする半導体装置。
8. 半導体基板上の第１のトランジスタ形成領域に形成された第１のゲート電極を有する第１のＭＩＳ型トランジスタと、前記半導体基板上の第２のトランジスタ形成領域に形成された第２のゲート電極を有する第２のＭＩＳ型トランジスタを備えた半導体装置の製造方法において、
   前記半導体基板上に第２の絶縁膜を形成する工程（ａ）と、
   前記第１のトランジスタ形成領域の前記第２の絶縁膜上に半導体材料からなるダミーゲート電極を形成するとともに、前記第２のトランジスタ形成領域の前記第２の絶縁膜上に前記半導体材料からなる前記第２のゲート電極を形成する工程（ｂ）と、
   前記工程（ｂ）の後に、前記第１のトランジスタ形成領域の前記ダミーゲート電極及びその下に位置する前記第２の絶縁膜を選択的に除去する工程（ｃ）と、
   前記工程（ｃ）の後に、前記第２の絶縁膜が除去された前記第１のトランジスタ形成領域の前記半導体基板上に、第１の絶縁膜からなる第１のゲート絶縁膜を形成する工程（ｄ）と、
   前記第１のゲート絶縁膜上に金属材料からなる前記第１のゲート電極を形成する工程（ｅ）とを備え、
   前記第２のゲート電極の下には、前記第２の絶縁膜からなる第２のゲート絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記工程（ｂ）の後で前記工程（ｃ）の前に、
   前記ダミーゲート電極の側面上に第１のサイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２のサイドウォールを形成する第１の工程と、
   前記第１の工程の後に、前記第２のトランジスタ形成領域の前記半導体基板上に、前記第２のゲート電極及び前記第２のサイドウォールの上面を覆うように第２の層間絶縁膜を形成する第２の工程と、
   前記第２の工程の後に、前記第１のトランジスタ形成領域の前記半導体基板上に、前記第１のゲート電極の上面と実質的に同じ高さを有する第１の層間絶縁膜を形成する第３の工程と
   を備えていることを特徴とする半導体装置の製造方法。
10. 請求項８記載の半導体装置の製造方法において、
    前記工程（ｂ）の後で前記工程（ｃ）の前に、
    前記ダミーゲート電極の側面上に第１のサイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２のサイドウォールを形成する第１の工程と、
    前記第１の工程の後に、前記半導体基板上に、前記ダミーゲート電極及び前記第２のゲート電極の上面を覆うように層間絶縁膜を形成する第２の工程と、
    前記第２の工程の後に、前記ダミーゲート電極上の前記層間絶縁膜を除去して、前記ダミーゲート電極に到達する第１の開口を形成する第３の工程と
    を備えていることを特徴とする半導体装置の製造方法。
11. 請求項８記載の半導体装置の製造方法において、
    前記第２のＭＩＳ型トランジスタは、前記第２のゲート電極を浮遊ゲート電極とするフラッシュメモリトランジスタであり、
    前記工程（ｂ）の後で前記工程（ｃ）の前に、
    前記ダミーゲート電極の側面上に第１のサイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２のサイドウォールを形成する第１の工程と、
    前記第１の工程の後に、前記半導体基板上に、前記ダミーゲート電極及び前記第２のゲート電極の上面を覆うように層間絶縁膜を形成する第２の工程と、
    前記第２の工程の後に、前記ダミーゲート電極上の前記層間絶縁膜を除去して、前記ダミーゲート電極に到達する第１の開口を形成する第３の工程とを備え、
    前記工程（ｃ）では、前記第１の開口内に露出する前記ダミーゲート電極及びその下に位置する前記第２の絶縁膜を選択的に除去し、
    前記工程（ｃ）の後で、前記工程（ｄ）の前に、前記第２のゲート電極上の前記層間絶縁膜を除去して、前記第２のゲート電極に到達する第２の開口を形成する工程を有し、
    前記工程（ｄ）では、第１の開口内に露出する前記半導体基板上に、前記第１の絶縁膜からなる前記第１のゲート絶縁膜を形成するとともに、前記第２の開口内に露出する前記第２のゲート電極上に前記第１の絶縁膜からなる容量絶縁膜を形成し、
    前記工程（ｅ）では、前記第１のゲート絶縁膜上に前記金属材料からなる前記第１のゲート電極を形成するとともに、前記容量絶縁膜上に前記金属材料からなる制御ゲート電極を形成することを特徴とする半導体装置の製造方法。

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