JPS61172346A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体素子間を電気的に分離する分離構造を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。

［背景技術］ 例えば、バイポーラトランジスタを有する半導体集積回
路装置の分離構造は、第７図に示すようなｐｎ接合分離
技術を用いている。すなわち、ｐ型の半導体簿板ｌの上
部に、半導体素子を構成するエピタキシャル成長のｎ型
の半導体層２を設け、該半導体層２間を前記半導体基板
１とｐ型の半導体領域３とによって分離している。

このような分離構造では、半導体層２と半導体基板１及
び半導体領域３とのｐｎ接合部に、大きな寄生容量が形
成されるので、動作速度の高速化を図ることができない
。また、半導体層２と半導体領域３との間は、電気的な
分離を確実にする逆バイアスがなされているために、そ
れらのｐｎ接合部分に形成される空乏層の伸びが大きく
なる。

このため、パンチスルーによる半導体素子間のショート
を防止する余裕が必要になるので、分離構造の占有面積
が増大し、半導体集積回路装置の集積度が低下する。

そこで、第８図に示すように、シリコンの選択酸化法に
より形成する絶縁膜４と半導体基板１とで構成された分
離構造を用いている。この分離構造は、絶縁膜４の比誘
電率が前記半導体領域３に比べて小さいので、半導体層
２に付加される寄生容量を小さくし、動作速度の高速化
を図ることができる。また、絶縁膜４には空乏層が形成
されないので、分離構造の占有面積を縮小し、半導体集
積回路装置の集積度の低下を抑制することができる。

しかしながら、このような分離構造では、半導体基板１
と半導体層２とのｐｎ接合部に寄生容量が形成されるの
で、充分な半導体集積回路装置の動作速度の高速化が図
れないという問題点がある。

［発明の目的］ 本発明の目的は、分離構造を有する半導体集積回路装置
において、前記分離構造による寄生容量を低減し、動作
速度の高速化を図ることが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上部に、半導体素子を構成する半
導体層を設けてなる半導体集積回路装置において、半導
体素子が構成される部分の前記半導体基板と半導体層と
の介在部に設けられた空洞部によって分離構造を構成す
る。

これによって、半導体基板と半導体層との間に形成され
る寄生容量を低減することができるので、半導体集積回
路装置の動作速度の高速化を図ることができる。

以下、゛本発明の構成について、一実施例とともに説明
する。

［実施例］ 第１図は、本発明の一実施例を説明するための分離構造
を有する半導体集積回路装置の要部平面図、第２図は、
第１図の■−■切断線における断面図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、５は単結晶シリコンからな
るｎ型の半導体基板である。

６は半導体層であり、空洞部（キャビィティ）７及び絶
縁膜８を介在して、半導体基板５の上部に設けられてい
る。半導体層６は、例えば、ｎｐｎ型のバイポーラトラ
ンジスタを構成するようになっている。半導体層６は、
半導体基板５、絶縁膜等に比べて比誘電率が小さな気体
（空気、不活性ガス等）を有する空洞部７を介在して半
導体基板５の上部に設け、付加される寄生容量が小さく
なるように構成しである。半導体層６は１例えば。

エピタキシャル成長で形成した単結晶シリコン膜。

ＣＶＤ技術で形成した多結晶シリコン膜又は該多結晶シ
リコン膜を単結晶化した膜等を用いる。

９は埋込み部材であり、半導体基板５の上部に絶縁ＷＡ
１０を介在して設けられている。この埋込み層９は、半
導体素子を構成する導電膜、半導体素子間を電気的に接
続する導電膜又は半導体素子間を電気的に分離する絶縁
膜で構成するようになっている。

１１は溝部であり、埋込み部材９の所定部に設けられて
いる。１２は絶縁膜であり、埋込み部材９の上部及び溝
部１１を埋込むように設けられている。

半導体層６間を電気的に分離する分離構造は。

主として、空洞部７．埋込み部材（絶縁膜の場合）９、
溝部１１及び絶縁膜１２によって構成されている。なお
、分離構造は、埋込み部材９を設けないで構成してもよ
い。

次に、本実施例の具体的な製造方法について説明する。

第３図乃至第６図は１本発明の一実施例の製造方法を説
明するための各製造工程における分離構造を有する半導
体集積回路装置の要部断面図である。

まず、半導体基板５の異なる所定の主面部に、ｎ型の不
純物（例えば、Ｐ、Ａｓ）とｎ型の不純物（例えば、Ｂ
）とをそれぞれ導入する。そして、半導体基板５の上部
に、エピタキシャル成長で形成した半導体層６を形成す
る。

この半導体層６の形成で前記不純物がそれぞれに拡散さ
れ、半導体基板５と半導体層６との介在部に、ｗ型の埋
込み層１０Ａ及びＰ″″型の埋込み層１０Ｂが形成され
る。

この後、第３図に示すように、半導体素子が形成される
部分の半導体Ｎ６の上部に、マスク部材１３．１４，１
５，１６を順次形成する。

マスク部材１４．１６は、エツチング用マスクとなるよ
うに、例えば、ＣＶＤ技術に形成した酸化シリコン膜を
用いる。マスク部材１３，１５は、熱処理用マスクとな
るように、例えば、ＣＶＤ技術で形成した窒化シリコン
膜を用いる。

第３図に示すマスク部材１３，１４，１５，１６を形成
する工程の後に、マスク部材１６を用いて異方性エツチ
ング技術を施し、半導体素子が形成される凸状（棒状）
の半導体層６を形成する。

このエツチング工程は、例えば、ＣＢｒＦ、、ＣＣＱ　
４等のエツチングガスを用い、埋込み層１０Ａ、ＩＯＨ
に達する程度の深さまでエツチングすればよい。この異
方性エツチング技術を用いれば、半導体層６とマスク部
材１６は、５：１〜１０：１程度のエツチング速度差を
得ることができる。

この後、等方性エツチング技術等を用い、マスク部材１
６を除去する。

そして、第４図に示すように、半導体層６の側部を覆う
ように、熱処理用のマスク部材１７を形成する。マスク
部材１７は、例えば、被覆性の良好なＣＶＤ技術で形成
した窒化シリコン膜を形成した後に、異方性エツチング
技術を施し、平担部に形成された窒化シリコン膜を除去
して形成する。

第４図に示すマスク部材１７を形成する工程の後に、マ
スク部材１５．１７を用いて熱処理を施し、埋込み層１
０Ａ、ＩＯＢ部分を酸化して半導体基板５の上部及び半
導体基板５と半導体層６との介在部に、絶縁膜（例えば
、ボロンガラス、リンガラス）１０を形成する。埋込み
層１０Ａ、１０Ｂは、その他の領域よりも不純物濃度を
高く形成しであるので、速い酸化速度を得ることができ
る。この処理工程は１例えば、高圧酸化技術で形成する
。

そして、マスク部材１４をエツチングストッパとして、
マスク部材１５．１７を除去する。

この後、第５図に示すように、半導体層６間の絶縁膜１
０上部に、埋込み部材９を形成する。埋込み部材９は、
例えば、ＣＶＤ技術で形成した多結晶シリコン膜と、該
多結晶シリコン膜の上部に生じる凹部を埋込みかつエツ
チング速度が略等しいレジスト膜とを用い、異方性エツ
チング技術を施して形成する。多結晶シリコン膜は、必
要に応じて不純物を導入し、半導体素子形成領域、配線
形成領域として使用してもよい。

第５図に示す埋込み部材９を形成する工程の後に、マス
ク部材１４を除去する。

そして、溝部を形成するために、マスク部材１３及び埋
込み部材９の上部にエツチング用のマスク部材１８を形
成する。マスク部材１Ｂは５例えば、ＣＶＤ技術で形成
した酸化シリコン膜を用いる。

この後に、マスク部材１８を用いて異方性エツチング技
術を施し、第６図に示すように、前記ｎ゛型の埋込み層
１０Ａによって形成された絶縁膜１０の一部分を露出さ
せる溝部１１を形成する。このとき、溝部１１は、その
一部が埋込み部材９と接続され、空洞部を形成しても半
導体層６が支持されるように形成する（第１図参照）。

第６図に示す溝部１１を形成する工程の後に、ｎ゛型の
埋込み層１０Ａで形成された絶縁膜１０及びマスク部材
１８を除去し、空洞部７を形成する。

絶縁膜１０は、例えば、Ｐ型の不純物で形成されたもの
に比べて、ｎ型の不純物で形成されたもののエツチング
速度が速くなるように１例えば、フッ酸水容液による等
方性エツチング技術で除去する。

この後に、マスク部材１３を用いて熱処理を施し、空洞
部７内の露出する半導体層６及び半導体基板５に絶縁膜
８を形成し、埋込み部材９の上部及び溝部１１を埋込む
ように絶縁膜１２を形成する。絶縁膜１２及び絶縁膜８
は、後者より前者の膜厚を厚く形成するように、例えば
、Ｈ２０２雰囲気による熱酸化技術で形成する。

そして、マスク部材１３を除去することによって、前記
第１図及び第２図に示すように１本実施例の分離構造は
略完成する。

この後、半導体層６に半導体素子を形成することによっ
て、本実施例の半導体集積回路装置は完成する。

なお１本発明は、前記実施例に限定されるものではなく
、その要旨を逸脱しない範囲において。

種々変更し得ることは勿論である。

例えば、前記実施例は、本発明を、半導体層６の下部に
ｎ′″型の埋込み層１０Ａで形成した絶縁膜１０を形成
し、該絶縁膜ｌＯを除去した例に適用したが、ｐ＋型の
埋込み層１０Ｂで形成した絶縁膜１０を形成し、該絶縁
膜１０を除去してもよい。

また、前記実施例は、本発明を、ｎ゛型の埋込み層１０
Ａとｐ′″型の埋込み層１０Ｂとを形成した例に適用し
たが、半導体層６の下部に、いずれかの埋込み層を形成
し、該埋込み層を絶縁膜に形成してもよい。

また、前記実施例は、本発明を、半導体層６にバイポー
ラトランジスタを形成した例に適用したが、抵抗素子等
の半導体素子を形成してもよい。

［効果］ 以上説明したように、本発明によれば、半導体基板上部
に、半導体素子を構成する半導体層を設けてなる半導体
集積回路装置において、半導体素子が構成される部分の
前記半導体基板と半導体層との介在部に、空洞部を設け
たことによって、半導体基板と半導体層との間に形成さ
れる寄生容量を低減することができるので、半導体集積
回路装置の動作速度の高速化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するための分離構造
を有する半導体集積回路装置の要部平面図、 第２図は、第１図の■−■切断線における断面図、 第３図乃至第６図は１本発明の一実施例の製造方法を説
明するための各製造工程における分離構造を有する半導
体集積回路装置の要部断面図、第７図及び第８図は、従
来の分離構造を有する半導体集積回路装置の要部断面図
である。 図中、５・・・半導体基板、６・・・半導体層、７・・
・空洞部、９・・・埋込み部材、１０．１２・・・絶縁
膜、１第１図 第２図 第３図 第５図 ｂ（ｎ）！Ｕ 第６図 ５（ｎ）　　　　　１０

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上部に、半導体素子を構成する半導体層
   を設けてなる半導体集積回路装置において、半導体素子
   が構成される部分の前記半導体基板と半導体層との介在
   部に、空洞部を設けたことを特徴とする半導体集積回路
   装置。 ２、前記半導体層は、互いに離隔して複数設けられてお
   り、該半導体層間に埋込み部材が設けられてなることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ３、前記半導体基板と前記埋込み部材との介在部に、絶
   縁膜が設けられてなることを特徴とする特許請求の範囲
   第２項に記載の半導体集積回路装置。 ４、前記埋込み部材は、絶縁膜又は導電層と絶縁膜との
   組合せで構成されてなることを特徴とする特許請求の範
   囲第２項又は第３項に記載の半導体集積回路装置。