DE2502235A1

DE2502235A1 - Ladungskopplungs-halbleiteranordnung

Info

Publication number: DE2502235A1
Application number: DE19752502235
Authority: DE
Inventors: Gilbert Frank Amelio
Original assignee: Fairchild Camera and Instrument Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1974-02-08
Filing date: 1975-01-21
Publication date: 1975-08-14
Also published as: CA1101549A; FR2260870B1; GB1481364A; NL7501244A; FR2260870A1; DE2502235C2; JPS50115982A; HK47580A; US3931674A

Description

FRIEDRICH B. FISCHER sgss.rodcNKIrchen «u. kdln>

SAARSTRASSE 71 PATENTANWALT

F7^9 ¹⁹⁷⁵ 250.223

Dr.F/pr

Fairchild Camera and Instrument

Corporation

464 Ellis Street

Mountain View, California 94040, USA

Ladungskopplungs-Halbleiteranordnung

Die Erfindung bezieht sich auf eine Ladungskopplungs-Halb-Ieiteranordnung und ein Verfahren zur Herstellung einer solchen Halbleiteranordnung, und sie bezieht sich insbesondere auf eine Ladungskopplungs-Halbleiteranordnung (Charge-Coupled-Device - CCD), welche zwei Niveaus von Gate-Elektroden und selbstausgerichtete implantierte Sperren aufweist.

Die Grundlagen der Technik der Ladungskopplungs-Halbleiteranordnungen sind von W.S, Boyle und G. E. Smith in einem Aufsatz beschrieben worden, welcher am 19. April 1970 unter der Bezeichnung "Charge Coupled Semiconductor Devices" im Bell System Technical Journal auf Seite 587 veröffentlicht wurde. Wie Boyle und Smith ausführen, besteht eine Ladungskopplungs-Halbleiteranordnung aus einer Metall-Isolator-Halbleiterstruktur (Metal Insulation-Semiconductor - MIS), in welcher Minoritätsträger in einem "räumlich definierten Verarmungsgebiet" (spatially defined depletion region), auch als "Potentialtopf" (potential well) bezeichnet, an der Oberfläche des Halbleitermaterials gespeichert werden. Die Ladung wird entlang der Oberfläche bewegt, indem das Potentialmini-

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mum bewegt wird. In einem Aufsatz "Experimental Verification of the Charge Coupled Device Concept·¹, welcher von Amelio u. a. auf Seite 593 des gleichen Bandes des Bell System Technical Journal veröffentlicht ist, werden Versuche beschrieben, welche ausgeführt wurden, um die Vorteile und die Ausführbarkeit des Prinzips der Ladungskopplungsanordnungen zu demonstrieren.

Wie von Boyle und Smith dargelegt wird, werden Ladungskopplungsanordnungen voraussichtlich als Schieberegister, Verzögerungslinien und, in zwei Dimensionen, als Abbildungs- oder Anzeigeeinrichtungen mit Vorteil anwendbar sein.

Eine CCD-Anordnung enthält eine Anzahl von Potentialtöpfen innerhalb eines HalbleiterSubstrats. Der Potentialtopf wird verwendet zur Speicherung oder Ansammlung von Ladungspaketen. Die gesammelten Ladungspakete enthalten Träger, welche sich im Verhältnis zu dem Leitfähigkeitstyp des vorherrschenden Störstoffs in dem Substrat, welches die Potentialtöpfe enthält, in der Minorität befinden. Bei einer Ausführungsform dieser Art werden Sperren in regelmässigen Abständen in die Oberfläche des Substrats implantiert, und zwar in Intervallen, welche die seitlichen Begrenzungen der Potentialtöpfe definieren. Die Sperren ermöglichen einen gleichsinnig gerichteten Fluss der Ladungspakete. Bei einigen bekannten CCD-Anordnungen sind die Abmessungen der implantierten Sperren und die Abmessungen der Potentialtöpfe zwischen benachbarten Sperren unregelmässig. Dies beeinträchtigt die Möglichkeiten der Ladungsbehandlung und die Packungsdichte der CCD-Anordnung.

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Es war daher die Aufgabe gestellt, ein Verfahren und eine CCD-Anordnung zu entwickeln, welche die Eigenschaften der Selbstausrichtung besitzt, also ermöglicht, dass die Gate-Elektroden der zweiphasigen Ladungskopplungsanordnung im wesentlichen selbstausgerichtet sind mit den.implantierten Sperrgebieten, welche mit den darüber befindlichen Gate-Elektroden zusammenwirken. Auch war die Aufgabe gestellt, ein Verfahren und "eine entsprechende CCD-Anordnung zu schaffen, bei der die Abmessung implantierter Sperren und die Abmessung von Potentialtöpfen gleichbleibend ist. Ausserdem sollte ein solches Verfahren den Erfordernissen der serienmässigen Integrations-Herstellungstechnik für MOS-Schaltungen anzupassen sein.

Auf die besondere Bedeutung extrem genauer Herstellungsverfahren zur Erzeugung von Einrichtungen mit klar vorhersehbaren, reproduzierbaren Kenngrössen in Ladungskopplungsanordnungen zur Verwendung im zweiphasigen Betrieb wurde schon in einem der ersten Aufsätze über dieses Thema hingewiesen, nämlich in einer Veröffentlichung von Krambeck, Waiden und Pickar, welche unter der Bezeichnung "Implanted Barrier Two-Phase Charge Coupled Device" im Jahre 1971 in Applied Physics Letters, Bd. 19, No. 12, Seiten 520 - 522, erschien.

In der USA-Patentanmeldung Ser. No. 429 329, welche am 28. Dez. 1973 von M. P. Anthony u. a. für die Anmelderin unter der Bezeichnung "Self Aligned CCD-Element Including Fabrication Method Therefor" eingereicht wurde, ist eine Ladungskopplungs-Halbleiteranordnung beschrieben,, welche selbstausgerichtete, implantierte Sperren aufweist und in

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der ein Verfahren zur Herstellung einer solchen Anordnung angegeben ist.

Auch ist in der USA-Patentanmeldung Ser,. No. 445 361, welche am 25. Febr. 1974 von G. F. Amelio u. a. unter der Bezeichnung "Improved Method for Manufacturing a Semiconductor Device Having Self Aligned Implanted Barriers with Narrow Gaps Between Electrodes" für die Anmelderin eingereicht wurde, ein neues und vorteilhaftes Verfahren zur Herstellung einer Ladungskopplungsanordnung beschrieben, bei der die implantierten Sperrgebiete mit entsprechenden Kanten der Gate-Elektroden selbstausgerichtet und die Spalte zwischen den Elektroden verhältnismässig eng sind.

Wie in der genannten Patentanmeldung von Anthony u. a. beschrieben ist, wird die Wirtschaftlichkeit von Ladungskopplungsanordnungen beeinträchtigt, wenn zwischen benachbarten Elektroden Spalte von nennenswerter Ausdehnung vorhanden sind. Diese Spalte sind Verlustquellen, denn sie beanspruchen Material, das für andere Teile der Struktur sinnvoller und wirtschaftlicher verwendet werden könnte. Auch sind diese Spalte unerwünscht, weil sie während des Betriebes passiviert sein müssen.

In dem USA-Patent 3 756 924, welches unter der Bezeichnung "Method of Fabricating a Semiconductor Device" für D.R. Collins u. a. erteilt wurde, ist ein Verfahren zur Ausbildung einer Struktur beschrieben, welche eng beieinander liegende benachbarte Elektroden aufweist. Die in dieser Patentschrift beschriebene Bauart und das Verfahren zu ihrer Herstellung unterscheidet sich jedoch wesentlich von der Bauart und dem Verfahren gemäss der vorliegenden Erfindung, wie nachfolgend noch im einzelnen dargelegt wird.

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Die Erfindung bezieht sich auf eine Bauart und ein Verfahren zum Herstellen einer Lmdungskopplungsanordnung, bei der die Sperrgebiete in besonderer Weise mit entsprechenden zweiphasigen Elektroden ausgerichtet sind, welche durch sehr enge Spalte voneinander getrennt sind, und dieses Verfahren ist mit der Isoplanartechnik vereinbar (kompatibel). Die in diesem Zusammenhang verwendete Bezeichnung "isoplanar" bezieht sich auf die Isolierung integrierter Schaltungen durch ein erstes Dielektrikum, welches ausgebildet wird, nachdem in durch eine zweite dielektrische Schicht definierten Gebieten eine Gate-Oxydation ausgeführt worden ist.

Erfindungsgemäss ist eine selbstausgerichtete Ladungskopp— lungsanordnung vorgesehen mit einem Halbleitersubstrat mit implantierten Sperrgebieten und über dem Halbleitersubstrat angeordneten Isolierschichten, einer ersten Schicht räumlich' getrennter Elektroden, einer selektiv über der ersten Schicht ausgebildeten Isolierschicht, einer zweiten selektiv zwischen den Elektroden der ersten Schicht angeordneten Elektrodenschicht, und Gate-Kontakten, welche so ausgebildet sind, dass sie die erste Elektrodenschicht mit der zweiten Elektrodenschicht verbinden.

Gemäss einer weiteren Ausführungsform der Erfindung ist ein Verfahren vorgesehen, um eine Ladungskopplungsanordnung mit selbstausgerichteter Elektrodensperre zu schaffen. Das Herstellungsverfahren enthält als Verfahrensschritte die Ausbildung einer ersten isolierenden Schicht über einem Halbleitersubstrat, die Ausbildung einer ersten leitfähigen Schicht über der ersten isolierenden Schicht, die selektive Entfernung von Teilen der ersten leitfähigen Schicht, die

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Ausbildung einer zweiten isolierenden Schicht über ersten Elektroden, welche die restlichen Teile der ersten leitfähigen Schicht enthalten, die Implantierung von Sperrgebieten in das Substrat durch die Öffnungen zwischen den ersten Elektroden, die Ausbildung zweiter Elektroden zwischen dem ersten Elektroden durch selektives Entfernen von Teilen einer zweiten leitfähigen Schicht, welche über der zweiten isolierenden Schicht ausgebildet ist, die Ausbildung einer dritten isolierenden Schicht über der gesamten Struktur, selektives Entfernen von Teilen der zweiten und der dritten isolierenden Schichten in Bereichen über den ersten Elektroden, und selektives Ausbilden von Gate-Kontakten zwischen den ersten und zweiten Elektroden zum elektrischen Änschliessen der ersten und zweiten Elektroden.

Gemäss einer weiteren Ausführungsform der Erfindung werden Teile der zweiten isolierenden Schicht vor der Ausbildung der zweiten Elektroden selektiv entfernt, so dass ohmscher Kontakt unmittelbar zwischen den ersten und zweiten Elektroden hergestellt wird, ohne dass die Gate-Kontakte erforderlich sind.

Ein wesentliches Merkmal der Erfindung besteht darin, dass zwei polykristalline Siliziumschichten elektrisch miteinander verbunden sind, so dass die Spalte zwischen den Elektroden funktionell verringert sind. Die beiden Niveaus polykristalliner Siliziumelektroden ermöglichen bei reihenförmiger Anordnung in vorteilhafter Weise eine hohe funktionelle Dichte der Struktur und erlauben eine sehr dichte Leitungspackung für die periphere Schaltung, Bei dieser Anordnung bildet die erste polykristalline

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Siliziumschicht eine erste Verbindungsachse, und die zweite polykristalline Siliziumschicht bildet eine zweite Verbindungsachse, welche zu der ersten Achse rechtwinklig angeordnet ist.

Fig. 1 zeigt eine Schnittansicht eines Halbleitersubstrats mit einer ersten isolierenden Oxydschicht auf einer Fläche des Substrats, einer zweiten isolierenden Nitridschicht auf der ersten Isolierschicht und einer auf der zweiten Isolierschicht angeordneten ersten polykristallinen SiIiziumschicht.

Fig. 2 zeigt in einer Darstellung ähnlich Fig. 1, dass ein erstes Fotoresist-Muster auf der Oberfläche der ersten polykristallinen Siliziumschicht ausgebildet ist.

Fig. 3 ist eine Ansicht ähnlich Fig. 2, nachdem Teile der ersten polykristallinen Siliziumschicht in den Bereichen unterhalb der Öffnungen in dem ersten Fotoresist-Muster fortgeätzt worden sind.

Fig. 4 ist eine. Ansicht ähnlich Fig. 3, nachdem das erste Fotoresist-Muster entfernt und eine zweite Siliziumdioxydschicht über der Oberfläche der polykristallinen Siliziumschicht ausgebildet ist, und nachdem die so ausgebildete Struktur einer Ionenstrahlung ausgesetzt wurde, um Sperrgebiete in das Halbleitersubstrat zu implantieren..

Fig. 5 ist eine Ansicht ähnlich Fig. 4, nachdem eine zweite polykristalline Schicht über der zweiten Siliziumdioxydschicht ausgebildet und ein zweites Fotoresist-Muster über der zweiten polykristallinen Siliziumschicht ausgebildet wurde.

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Fig. 6 ist eine Ansicht ähnlich Fig. 5 nach Ätzen der zweiten polykristallinen Siliziumschicht und Entfernen des zweiten Fotoresist-Musters.

Fig. 7 ist eine Ansicht ähnlich Fig. 6, nachdem eine dritte isolierende Siliziumdioxydschicht über der in Fig. 6 dargestellten Struktur ausgebildet und ein drittes Fotoresist-Muster über der dritten .Siliziumdioxydschicht ausgebildet wurde.

Fig. 8 ist eine Ansicht ähnlich Fig. 7 nach Fortätzen der zweiten und dritten isolierenden Siliziumdioxydschichten in den Bereichen unterhalb der öffnungen in dem dritten Fotoresist-Muster.

Fig. 9 ist eine Ansicht ähnlich Fig. 8 nach Entfernen des dritten Fotoresist-Musters und nach säektiver Ausbildung einer leitfähigen Schicht über der Struktur, so dass die verbleibenden Teile der ersten und der zweiten polykristallinen Siliziumschichten elektrisch verbunden werden.

Fig. 10 - 12 zeigen eine Struktur und Verfahrensschritte der Herstellung einer weiteren Ausführungsform der Erfindung, bei der Teile der zweiten Siliziumdioxydschicht entfernt werden, um eine elektrische Verbindung zwischen den ersten und zweiten polykristallinen Siliziumschichten zu schaffen.

Fig. 13 zeigt noch eine weitere Ausführungsform der Erfindung, bei der anstelle der zweiten polykristallinen Siliziumechicht ein Metalleiter vorhanden ist.

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Als Ausgangsmaterial für die Herstellung der Ladungskopp-" lungsanordnung gemäss der Erfindung wird ein Halbleitersubstrat oder Halbleiterplättchen 20 (Fig. l) verwendet. Das

Substrat- ZQ ±sir ein: 1SiliziT3rapiätt^cixeirTni-t^p^tiettfäliigicertt;

beispielsweise ein mit Bor dotiertes Substrat. Obwohl bei dem beschriebenen Ausführungsbeispiel ein Silizium-Halbleitersubstrat verwendet wird, liegt es im Bereich fachmännischen Handelns, auch andere geeignete Halbleitermaterialien zu verwenden. Auch können anstelle der bei der Figurenbeschreibung angegebenen Leitfähigkeitstypen der Gebiete erforderlichenfalls die entgegengesetzten Leitfähigkeitstypen verwendet werden, und man erhält dann eine Ladungskopplungsanordnung, deren Ladungspakete den entgegengesetzten Typ von Minoritätsträgern aufweisen.

Auf der Oberfläche des Halbleiterplattchens wird durch bekannte thermische Oxydationsverfahren eine erste isolierende Schicht 24 ausgebildet, welche beispielsweise Siliziumdioxyd enthält. Bei einer bevorzugten Aasführungsform hat die thermisch aufgewachsene Schicht 24 eine Stärke von 1.200 Angström. Auf der ersten isolierenden Schicht 24 wird eine zweite isolierende Schicht 26 ausgebildet. Die zweite isolierende Schicht 26 besteht beispielsweise aus Siliziumnitrid, und sie wird durch bekannte Verfahren hergestellt. In dem beschriebenen Ausführungsbeispiel, bei dem die erste isolierende Schicht 24 eine Stärke von 1.200 Angström hat, beträgt die Stärke der Siliziumnitridschicht 26 vorzugsweise 400 Angström. Die zweite isolierende Schicht 26 besteht aus Siliziumnitrid, weil auf dem Nitrid thermisch aufgewachsene Oxyde nicht ausgebildet werden können. Das Siliziumnitrid ist daher sehr vorteilhaft, weil es die darunter befindliche Schicht 24 davor schützt, wesentlich stärker zu

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werden, als dies normalerweise während der nachfolgenden Oxydations-Verfahrensschritte bei dem Verfahren gemäss der Erfindung der Fall sein würde. Zusätzlich wirkt die Siliziumnitridschicht 26 al soweit er¹ e Schutzschicht gegen Nadellöcher in der darunter befindlichen Schicht 24. Alternativ können auch andere Materialien verwendet werden, deren, wesentliche Eigenschaften denen der Schicht 26 ähnlich sind, beispielsweise Aluminiumoxyd.

Anschliessend wird eine polykristalline Siliziumschicht auf der zweiten isolierenden Schicht 26 ausgebildet. Die polykristalline Siliziumschicht 28 ist eine dotierte Schicht, und sie enthält Störstoffe (vorzugsweise Phosphor, wenn die Schicht 28 mit einem n-Störstoff dotiert ist) in einer solchen Menge, dass die dotierte polykristalline Siliziumschicht 28 als elektrischer Leiter oder Gate-Elektrode arbeiten kann. Bei einer bevorzugten Ausführungsform hat die dotierte polykristalline Siliziumschicht 28 eine Stärke von etwa 3.000 bis 4.000 Angström.

Entsprechend der Darstellung in Fig. 2 wird eine Fotoresist-Schicht 32 unter Anwendung üblicher Verfahren aufgebracht und entwickelt (wobei fotolithografische Maskierungs- und Ätzverfahren angewandt werden), so dass ein Muster gebildet wird, welches öffnungen aufweist, von denen Öffnungen 34, 36, 38 und 40 dargestellt sind. Die Öffnungen in der Fotoresist-Schicht 32 werden anschliessend benutzt, um Sperrgebiete zu definieren, welche in das Substrat 20 zu implantieren sind.

Wie Fig. 3 zeigt, werden Teile der dotierten polykristallinen Siliziumschicht 28 entfernt. Vorzugsweise erfolgt

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dies durch Ätzung mit einem Ätzmittel, welches für polykristallines Silizium geeignet ist. Beispielsweise kann ein geeignetes Ätzmittel Flussäure, Essigsäure und Salpetersäure enthalten; auch kann die Anwendung eines Freon-(Frigen- usw.) Gases in einem Plasma-Zustand zweckmässig sein, wobei das Plasma-Ätzmittel die Probleme mildert, welche dadurch entstehen, dass das Ätzmittel die unteren Schichten unterschneidet. In' der Schicht 28 werden durch den Ätz-Verfahrensschritt Öffnungen 35, 37, 39 und 41 ausgebildet, und durch diesen Ätzvorgang entstehen Elektroden 43, 45, 47, 49 und 51 aus der Schicht 28.

Aus Fig. 4 ist erkennbar, dass die Fotoresist-Schicht 32 durch Anwendung bekannter Fotoresist-Entfernungsmittel entfernt wurde. Nach Entfernung des Fotoresist wird unter Anwendung bekannter thermischer Oxydationsverfahren eine thermische Oxydation ausgeführt und auf der Oberfläche der polykristallinen Siliziumschicht 28 ein Oxyd des Halbleitermaterials gebildet, und zwar im vorliegenden Fall Siliziumdioxyd. Dementsprechend bildet sich durch die Oxydation eine dünne Oxydschicht 53, welche Segmente 54, 56, 58, 60 und 62 auf den entsprechenden Elektroden 43, 45, 47, 49 und 51 der ersten polykristallinen Halbleiterschicht 28 aufweist. Da im übrigen Oxyde auf einer Siliziumnitridoberfläche sehr viel langsamer aufwachsen, findet kein wesentliches Oxydwachstum auf der oberen Fläche der Siliziumnitridschicht 26 statt.

Der nächste Verfahrensschritt besteht in der Implantierung der gewünschten Störstoffionen in das Substrat 20 durch die in der Schicht 28 vorhandenen öffnungen 35, 37, 39 und 41. Bei dem beschriebenen bevorzugten Ausführungsbei-

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spiel werden Borionen implantiert, so dass ionen-implantierte Sperrgebiete 44, 46, 48 und 50 unter den Öffnungen 35» 37, 39 und 41 in der Schicht 28 ausgebildet werden. Obwohl Bor als p-Ionentyp im allgemeinen erwünscht sein wird, können auch andere p-Ionen verwendet werden, um die erforderlichen implantierten Sperrgebiete zu bilden. In Fig. 4 ist erkennbar, dass die Kanten der implantierten Sperrgebiete vertikal mit den entsprechenden äusseren Kanten der thermisch gewachsenen dünnen Oxydschicht 53 ausgerichtet sind.

Die Energie, welche den Ionen während des Verfahrensschritts der Bestrahlung erteilt wird, wird auf ein bevorzugtes Niveau eingestellt, um die Ionen in einer Tiefe zu implantieren, welche der Oberfläche des Substrats 20 entspricht. Bei einem bevorzugten Ausführungsbeispiel wurde das Energieniveau in der Grössenordnung von 100 bis 200 KV eingestellt. Die Ionen dringen durch die Isolierschichten 24 und 26 hindurch, welche eine Stärke von ungefähr 1.600 Angström haben, und sie gelangen in dem Substrat unterhalb der Öffnungen 35, 37, 39, 41 ... entsprechend der Darstellung in Fig. 4 zur Implantation. Die Gesamtstärke bei den Elektroden 43, 45, 47, 49, 51 ... beträgt etwa 6.500 Angström, so dass die Ionen nicht hindurch gelangen können. Ein vernachlässigbarer Betrag von Ionen wird innerhalb der polykristallinen Siliziumschicht 28 implantiert. Wie jedoch bereits beschrieben wurde, ist die Schicht 28 mit einem Störstoff dotiert, und diese Do_r tierung hat eine beträchtlich höhere Konzentration als der Ionenbetrag, welcher innerhalb der Elektroden 43, 45, 47, 49, 51 ... als Ergebnis des Verfahrensschritts der Ionenbestrahlung zur Implantierung gelangt.

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Wie Fig. 5 zeigt, wird eine zweite polykristalline Siliziumschicht 74 auf die thermisch aufgewachsene dünne Oxydschicht 53 aufgebracht, Die zweite polykristalline Siliziumschicht 74 ist eine dotierte Schicht, welche Störstoffe von ausreichender Menge enthält, um zu ermöglichen, dass das dotierte polykristalline Silizium 74 als elektrischer Leiter oder G-ate-Elektrode arbeitet. Dann wird ein zweites Fotoresist-Muster 76 über der zweiten polykristallinen Siliziumschicht 74 ausgebildet.

Entsprechend der Darstellung in Fig. 6 wird die zweite polykristalline Siliziumschicht 74 unter Anwendung üblicher Verfahren geätzt, und es werden dadurch diejenigen Teile der Schicht 74 entfernt, welche nicht von dem zweiten Fotoresist-Muster 76 be.deckt sind. Die Schicht 74 bildet dann zweite Elektroden 84, 86, 88 und 90, welche T-Form haben, deren Steg in die Öffnungen 35, 37, 39 und 41 der ersten polykristallinen Siliziumschicht 28 hineinreicht, während ihre Schulterteile sich über die benachbarten Oxydschichten der Schicht 53 erstrecken; hierdurch werden Flanschteile über den benachbarten ersten polykristallinen Siliziumelektroden 43, 45, 47, 49, 51 ... gebildet. Die Breite der Stegteile der zweiten Elektroden ist im wesentlichen gleich der Breite der Sperren 44, 46, 48, 50 ...

Entsprechend der Darstellung in Fig. 7 wird ein weiterer Verfahrensschritt der thermischen Oxydation unter Anwendung bekannter thermischer Oxydationsverfahren durchgeführt, um auf der Oberfläche der in Fig. 6 dargestellten Struktur ein Oxyd des Halbleitermaterials ähnlich der Oxydschicht 53 auszubilden, wobei im vorliegenden Fall

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ein Siliziumdioxyd gebildet wird. Die so ausgebildete Oxydschicht 93 bedeckt die Schicht 53 über Teilen der ersten polykristallinen Siliziumschicht 28 sowie Teile der zweiten polykristallinen Schicht 74. Ein Fotoresist-Muster 95 wird auf die Oxydschicht 93 aufgetragen, und es wird ein Muster gebildet, welches im Schnitt in Fig. 7 dargestellt ist. Die Öffnungen in dem Fotoresist-Muster 95 liegen im wesentlichen über den Mitten der entsprechenden Elektroden 43, 45, 47, 49 und 51 der ersten polykristallinen Siliziumschicht 28.

Wie in Fig. 8 dargestellt ist, wird eine Oxydätzung ausgeführt, um diejenigen Teile der Oxydschichten 53 und zu entfernen, welche sich innerhalb der Öffnungen in der Fotoresistschicht 95 befinden. Als Ergebnis dieser selektiven Entfernung der Oxydschichten werden die mittleren Teile der oberen Fläche jeder der Elektroden 45, 47, 49 und 51 der ersten polykristallinen Siliziumschicht und die rechten Kanten der T-förmigen Elektroden 84, 86, 88 und 90 der zweiten polykristallinen Siliziumschicht 74 freigelegt. Die im vorliegenden Fall verwendeten Bezeichnungen "links" und "rechts" geben die Lagen in den Zeichnungen wieder, wenn sie in üblicher·Weise betrachtet werden.

Gemäss der Darstellung in Fig. 9 wird die Fotoresist-Musterschicht unter Verwendung üblicher Fotoresist-Entfernungsmittel beseitigt. Nach der Entfernung des Fotoresist wird über der gesamten Struktur und innerhalb d«r durch den vorangegangenen Ätzvorgang gebildeten öffnungen eine leitfähige Schicht 100 ausgebildet, so dass die

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Elektroden der ersten polykristallinen Siliziumschicht 28 mit "benachbarten Elektroden der zweiten polykristallinen Siliziumschichf 74 elektrisch verbunden werden.

Nach der Ausbildung der leitfähigen Schicht 100 wird das erforderliche Gate-Verbindungsmuster durch einen Metallätzvorgang hergestellt, bei dem ein definiertes Muster ausgeätzt wird, um Gate-Kontakte, beispielsweise Kontakte 101, 102, 103 und 104 der in Fig. 9 dargestellten endgültigen Struktur, auszubilden. Dies kann unter Verwendung eines (nicht dargestellten) anderen Fotoresistmusters und eines geeigneten Ätzmittels erfolgen.

Die in Fig. 9 dargestellte fertige Struktur enthält eine Anzahl nahe beieinander liegender CCD-Gates mit selbstausgerichteten implantierten Sperren. Insbesondere stehen die Elektroden 45, 47, 49 und 51 der Schicht 28 in ohmschem Kontakt mit den Elektroden 84, 86, 88 und 90 der Schicht 74 durch Gate-Kontakte 101, 102, 103 und 104. Die seitlichen Grenzen jedes CCD-Gates sind zeichnerisch in Fig. 9 durch Klammern 106, 107, 108 und 109 dargestellt. Beispielsweise markiert die Klammer 106 die seitlichen Grenzen eines Gate, welches Elektrode 84 der Schicht 74, Elektrode 45 der Schicht 28 und Gate-Kontakt 101 enthält. Die implantierte Sperre 44 ist mit der linken Kante des Gate 106 ausgerichtet.

Die in Fig. 9 dargestellte fertige Ladungskopplungsanordnung ist eine zweiphasige, ionenimplantierte Sperren-Ladungskopplungsanordnung, bei der eine Selbstausrichtung zwischen den ionenimplantierten Sperrgebieten und den entsprechenden, mit ihnen zusammenwirkenden beiden

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Schichten der dotierten polykristallinen Silizium-Gate-Elektroden erreicht ist. Entsprechend der Technik der Ladungskopplimgsanordnungen dienen die Gate-Elektroden zur selektiven elektrischen Absenkung des Potentials in den Sperrgebieten, um zu ermöglichen, dass Ladungspakete in Schieberegisterfunktion gleichsinnig entlang der Oberfläche der Ladungskopplungsanordnung weitergegeben werden können. Eine Beschreibung dieses Vorgangs des Ladungstransports findet sich in der USA-Patentanmeldung Ser. No. 391 119, welche am 27. Aug. 1973 unter der Bezeichnung "Charge Coupled Area Array" "von Lloyd R. Walsh für die Anmelderin eingereicht wurde.

Die nach dem Verfahren gemäss der Erfindung hergestellte Ladungskopplungsanordnung hat demnach mit guter Genauigkeit selbstausgerichtete Sperrengebiete, welche nicht von irgendwelchen kritischen Ätztechniken abhängig sind. ¥ie im Zusammenhang mit den Zeichnungen erkennbar ist, sind die implantierten Sperrgebiete 44, 46, 48 und 50 mit den Seiten der Oxydschicht 53 ausgerichtet.' Hierdurch wird eine genaue Selbstausrichtung erreicht. Ausserdem kann die Ionenimplantation bei dem erfindungsgemässen Verfahren mit einer verhältnismässig leistungsschwachen Implantationseinrichtung bei 100 - 200 KV vorgenommen werden, da die die Sperrgebiete bildenden Ionen durch nur verhältnismässig dünne Isolierschichten implantiert werden und nicht durch die dicken polykristallinen Siliziumschichten. Diese Vorteile wiegen die Tatsache auf, dass doppelter Einsatz von polykristallinem Silizium erforderlich ist, um die beiden Elektrodenschichten auszubilden.

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Um die Arbeitsweise der gemäss der vorliegenden Erfindung vorgesehenen Anordnung noch weiter zu verbessern, kann die Bauweise eines vergrabenen Kanals angewandt werden. Ein vergrabener Kanal wird vorzugsweise dadurch erhalten, dass man eine Schicht aus geeigneten Störstoffen (n-Störstoffe für einen η-Kanal und p-Störstoffe für einen p-Kanal) in dem Halbleitersubstrat in der Nähe der Substrat-Isolator-Trennflache ausbildet. Vorzugsweise wird diese Schicht durch die Anwendung des "Verfahrens der Ionenimplantation ausgebildet. Ein solcher vergrabener Kanal ist in den Figuren nicht dargestellt; falls er jedoch verwendet werden sollte, würde er innerhalb des Substrats 20 zeitlich vor der Ausbildung der ersten polykristallinen Siliziumschicht 28 implantiert werden.

Das beschriebene erfindungsgemässe Verfahren kann abgeändert werden, um eine Anordnung herzustellen, welche in ähnlicher Weise nahe beieinander liegende Elektroden aufweist. Bei der nach-folgenden Beschreibung anderer Ausführungsbeispiele der Erfindung werden gleiche Bezugszeichen in den Figuren 10 - 12 mit einem hochgesetzten Strich und in Fig. 13 mit einem hochgesetzten Doppelstrich bezeichnet.

Fig. 10 bezieht sich auf eine Abänderung des Verfahrens gemäss der Erfindung, welche nach dem in Fig. 4 dargestellten Verfahrensschritt vorgenommen wird. Dabei werden Teile der Isolierschicht 53' von der linken Seite der Elektroden 43^f, 45^r, 47', 49' und 51' entfernt. Diese Entfernung kann unter Verwendung einer (nicht darge- ,' stellten) Fotoresist-Schicht und eines geeigneten Ätzmittels vorgenommen werden.

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Die polykristalline Siliziumschicht 74' wird über der Anordnung in gleicher Weise ausgebildet wie im Zusammenhang mit der Beschreibung des Gegenstands der Fig. 5 ausgeführt wurde. Über der polykristallinen Siliziumschicht 74' wird eine Fotoresist-Musterschicht 76' ausgebildet, um das Muster der zweiten Elektrodenschicht zu definieren.

Entsprechend der Darstellung in Fig. 11 wird die polykristalline Siliziumschicht 74' durch bekannte Verfahren geätzt, um Elektroden 84', 86', 88' und 90' auszubilden. Die Entfernung von Teilen der Oxydschicht 53' von den ersten Elektroden 43', 45'» 47',49' und 51' erlaubt die Ausbildung von elektrischen Verbindungen zwischen benachbarten ersten und zweiten Elektroden. Das bedeutet also, dass Elektrode 84' in ohmschem Kontakt mit Elektrode 45', und dass Elektrode 86' in ohmschem Kontakt mit Elektrode 47' steht, und dies ist bei den übrigen Elektroden in entsprechender Weise der Fall.

Wie aus Fig. 12 hervorgeht, wird über der gesamten Anordnung eine Isolierschicht 96' ausgebildet. Verbindungen zu den darunter befindlichen Elektroden können mit Hilfe bekannter Verfahrensschritte über Durchgangslöcher hergestellt werden. Die fertige Struktur eines weiteren bevorzugten Ausführungsbeispiels der Erfindung, wie es in Fig. 12 dargestellt ist, enthält mehrere nahe beieinariler liegende CCD-Gates mit selbstimplantierten Sperren. Die seitlichen Begrenzungen jedes CCD-Gates sind in Fig. 12 durch Klammern 106«, 107', 108' und 109' dargestellt. Klammer 106' begrenzt beispielsweise ein CCD-Gate mit

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einer ersten Elektrode 45' und einer zweiten Elektrode 84', welche an dem linken Rand der Elektrode 45' in ohmschein Kontakt miteinander stehen. Auch ist die implantierte Sperre 44' mit der linken Kante dex Elektrode 84· ausgerichtet, und sie stellt einen Teil des durch Klammer 106' abgegrenzten CCD-Gates dar. Das durch Klam-.mer 107' abgegrenzte CCD-Gate ist von dem vorgeschriebenen durch Klammer 106' abgegrenzten Gate durch die Stärke der Oxydschicht an dem rechten Teil der Elektrode 45' getrennt. Die restlichen CCD-Gates der Anordnung gemäss der Erfindung sind in entsprechender Weise ausgestaltet.

In Fig. 13 ist noch eine weitere Ausführungsform der Erfindung dargestellt. Ein Teil der Oxydschicht 53" wird von den Elektroden 43", 45", 47" und 51" (der in Fig. 4 dargestellten Anordnung) entfernt, und eine zweite Elektrodenschicht wird aus einem Aluminiumleiter 120 hergestellt. Der Aluminiumleiter 120 wird in einzelne Elektroden durch Verwendung einer (nicht dargestellten) Fotoresist-Musterschicht und eines geeigneten Ätzmittels aufgeteilt.

Die in Fig. 13 dargestellte fertige Anordnung unterscheidet sich in erster Linie von der in Fig. 12 dargestellten Bauform durch die Verwendung eines metallischen Materials für die zweiten Elektroden.

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Claims

Ansprüche

Halbleiteranordnung mit einem Halbleitersubstrat, auf dessen Oberfläche wenigstens eine Schicht aus Isoliermaterial und in dessen Oberfläche mehrere implantierte, räumlich getrennte Sperrgebiete angeordnet sind, dadurch gekennzeichnet, dass mehrere erste Gate-Elektroden und mehrere zweite Gate-Elektroden räumlich getrennt auf der oberen Fläche der Schichten aus Isoliermaterial angeordnet sind, wobei jeweils eine der zweiten Gate-Elektroden in dem Zwischenraum zwischen entsprechenden ersten Gate-Elektroden angeordnet sind und diesen Zwischenraum im wesentlichen ausfüllen, und wobei jede der zweiten Gate-Elektroden über einem der implantierten Sperrgebiete liegt und die Kanten jeder der ersten Gate-Elektroden gegenüber entsprechenden implantierten Sperrgebieten ausgerichtet sind.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine erste Isolierschicht jede der ersten Gate-Elektroden bedeckt und jede der zweiten Gate-Elektroden an der ersten Isolierschicht anliegt, welche die entsprechenden ersten Gate-Elektroden bedeckt.
3. Halbleiteranordnung nach Anspruch 1 oder 2, gekennzeichnet durch elektrische Leiter zum selektiven Verbinden jeder der räumlich getrennten ersten Gate-Elektroden mit einer benachbarten zweiten Gate-Elektrode.

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4. Halbleiteranordnung nach einem der Ansprüche 1 -

3, dadurch gekennzeichnet, dass die ersten und zweiten Gate-Elektroden dotiertes polykristallines Silizium enthalten.
5. Halbleiteranordnung nach einem der Ansprüche 1 -

4, dadurch gekennzeichnet, dass in der Oberfläche des Halbleitersubstrats ein vergrabenes Kanalgebiet angeordnet ist.
6. Halbleiteranordnung nach einem der Ansprüche 1 -

5, dadurch gekennzeichnet, dass-wenigstens eine Isolierschicht eine auf dem Halbleitersubstrat ausgebildete Schicht aus Siliziumdioxyd und eine auf der Siliziumdioxydschicht ausgebildete Schicht aus Siliziumnitrid enthält.
7. Halbleiteranordnung nach Anspruch 1, gekennzeichnet durch ein erstes Isoliermaterial, welches jede der ersten Gate-Elektroden nur teilweise bedeckt, so dass ohmscher Kontakt der unisolierten Oberfläche jeder der ersten Gate-Elektroden mit einer benachbarten zweiten Gate-Elektrode besteht.
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, dass die ersten und zweiten Gate-Elektroden dotiertes polykristallines Silizium enthalten.
9. Verfahren zur Herstellung einer Halbleiteranordnung, bei dem wenigstens eine Schicht aus Isoliermaterial selektiv auf ein Halbleitersubstrat auf-

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gebracht wird, implantierte Sperrgebiete in der Oberfläche des Halbleitersubstrats ausgebildet werden, mehrere räumlich getrennte erste Gate-Elektroden und mehrere räumlich getrennte zweite Gate-Elektroden auf der oberen Fläche wenigstens einer Schicht aus Isoliermaterial ausgebildet werden, wobei jeweils eine der zweiten Gate-Elektroden zwischen entsprechenden -ersten Gate-Elektroden angeordnet ist, dadurch gekennzeichnet, dass die implantierten Sperrgebiete in dem Halbleitersubstrat hergestellt werden durch Implantierung von Ionen in das Substrat in den· Zwischenräumen zwischen den ersten Gate-Elektroden nach Ausbildung der ersten Gate-Elektroden, so dass die Ränder jeder ersten Gate-Elektrode mit den entsprechenden implantierten Sperrgebieten ausgerichtet werden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass vor dem Verfahrensschritt der Ausbildung implantierter Sperrgebiete in dem Halbleitersubstrat eine erste Isolierschicht über den ersten Gate-Elektroden ausgebildet wird,· derart, dass die Kanten der implantierten Sperrgebiete mit den vertikalen Kanten der ersten Isolierschicht auf den entsprechenden ersten Gate-Elektroden ausgerichtet sind.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,- dass der Verfahrensschritt der Ausbildung implanr tierter Sperrgebiete durch Implantation von Ionen durchgeführt wird, deren Leitfähigkeitstyp dem Leitfähigkeitstyp des Halbleitersubstrats in dem Substrat in den Zwischenräumen entgegengesetzt iat.

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12. Verfahren nach einem der Ansprüche 9-11» dadurch gekennzeichnet, dass je ein ohmscher Kontakt zwischen jeder der ersten Gate-Elektroden und einer ihnen benachbarten zweiten Gate-Elektrode ausgebildet wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass bei.der Ausbildung eines ohmschen Kontaktes wie folgt vorgegangen wird:

Ausbilden einer zweiten Isolierschicht über der ersten Isolierschicht und den zweiten Gate-Elektroden,

selektive Entfernung von Teilen der ersten und zweiten Isolierschichten, und

Ausbilden einer leitfähigen Verbindung zwischen jeder der ersten Gate-Elektroden und den benachbarten zweiten Gate-Elektroden.
14. Verfahren nach Anspruch 13» dadurch gekennzeichnet, dass zur selektiven Ausbildung der räumlichgetrennten ersten Gate-Elektroden und zur selektiven Ausbildung der zweiten Gate-Elektroden dotiertes polykristallines Silizium aufgebracht wird und gewählte Teile des dotierten polykristallinen Siliziums entfernt werden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass zum Aufbringen wenigstens einer Schicht aus Isoliermaterial eine Schicht aus Siliziumdi-

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oxyd auf dem Halbleitersubstrat und eine Schicht aus Siliziumnitrid auf der Siliziumdioxydschicht ausgebildet werden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Siliziumdioxydschicht durch thermische Oxydation des HalbleiterSubstrats ausgebildet wird.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass vor der Ausbildung wenigstens einer Schicht aus Isoliermaterial ein vergrabenes Kanalgebiet in der Oberfläche des Halbleitersubstrats ausgebildet wird.
18. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass zur Ausbildung eines ohmschen Kontaktes Teile der ersten Isolierschicht vor der Ausbildung der zweiten Gate-Elektroden selektiv entfernt werden und die zweiten Gate-Elektroden derart ausgebildet werden, dass je eine der zweiten Gate-Elektroden mit dem freiliegenden Teil einer benachbarten ersten Gate-Elektrode Kontakt bildet und mit ihr elektrisch in Verbindung steht.

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