JPS61187273A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61187273A JPS61187273A JP60026759A JP2675985A JPS61187273A JP S61187273 A JPS61187273 A JP S61187273A JP 60026759 A JP60026759 A JP 60026759A JP 2675985 A JP2675985 A JP 2675985A JP S61187273 A JPS61187273 A JP S61187273A
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- Japan
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- type
- type layer
- substrate
- insulating film
- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 6
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にサブミクロンデバイス
に使用されるＭＯ３型トランジスタに係わる。
に使用されるＭＯ３型トランジスタに係わる。
従来、ＭＯ８型トランジスタとしては、例えば第２図に
示すものが知られている。
示すものが知られている。
図中の１は、Ｐ型のシリコン基板である。この基板１の
表面には、Ｎ−型層２ａと１型層３ａからなるソース領
域４、Ｎ−型層２ｂと１型層３ｂからなるドレイン領域
５が夫々離間し′て設けられている。前記ソース、ドレ
イン領域４゜５間のチャネル上にはゲート絶縁膜６を介
して多結晶シリコンからなるゲート電極７が設けられて
いる。このゲート電極７上には保護膜８が設けられてい
る。
表面には、Ｎ−型層２ａと１型層３ａからなるソース領
域４、Ｎ−型層２ｂと１型層３ｂからなるドレイン領域
５が夫々離間し′て設けられている。前記ソース、ドレ
イン領域４゜５間のチャネル上にはゲート絶縁膜６を介
して多結晶シリコンからなるゲート電極７が設けられて
いる。このゲート電極７上には保護膜８が設けられてい
る。
しかるに、第２図のＭＯ８型トランジスタによれば、Ｎ
−型層２ｂの存在によシトレイン領域５付近の電界集中
が緩和され、ホットエレクトロン等による劣化を防止で
きる。
−型層２ｂの存在によシトレイン領域５付近の電界集中
が緩和され、ホットエレクトロン等による劣化を防止で
きる。
しかしながら、従来技術によれば、デバイスが１７２μ
ｍ、１／４μｍとサブミクロンまで微細化した場合、以
下に示す問題を生ずる。
ｍ、１／４μｍとサブミクロンまで微細化した場合、以
下に示す問題を生ずる。
■ 微細化に応じて濃度の薄いＮ−型層２ａ。
２ｂの深さを浅くしなければならないが、これは技術的
に困難であるとともに、その浅い拡散部分による抵抗の
影響が大きく、トランジスタの利得が大幅に減る。
に困難であるとともに、その浅い拡散部分による抵抗の
影響が大きく、トランジスタの利得が大幅に減る。
■ 微細化に応じて濃度の濃いＮ＋型層３ａ。
３ｂの深さも前記と同様浅くしなければならないが、技
術的に困難である。
術的に困難である。
■ 上記耐型層、９ ａ 、 ３ ｂを浅くした場合、
ソース、ドレイン領域との取出し電極用の金属や多結晶
シリコン等とのコンタクトが十分保証されず、種々の問
題を生じる。
ソース、ドレイン領域との取出し電極用の金属や多結晶
シリコン等とのコンタクトが十分保証されず、種々の問
題を生じる。
以上よ’）、１／４μｍデバイス等のサブミクロンデバ
イスにおいては、従来技術によるＭＯ８型トランジスタ
の実用化は非常に困難と考えられる。
イスにおいては、従来技術によるＭＯ８型トランジスタ
の実用化は非常に困難と考えられる。
本発明は上記事情に鑑みてなされたもので、サブミクロ
ンデバイスにおいても実用可能な半導体装置を提供する
目的とする。
ンデバイスにおいても実用可能な半導体装置を提供する
目的とする。
〔発明の概要〕
本発明は、概略すれば、下層が低濃度のソース、ドレイ
ン領域の底面を基板表面の溝内のゲート絶縁膜の底面と
ほぼ同一平面に置くとともに、前記ソース、ドレイン領
域の大部分をゲート電極の横に置くことを特徴とし、も
ってソース、ドレイン領域の寄生抵抗、金属等のコンタ
クト、コンタクト抵抗の増大等の問題点を解消してサブ
ミクロンデ・々イスにおける実用化を可能にしえるもの
である。
ン領域の底面を基板表面の溝内のゲート絶縁膜の底面と
ほぼ同一平面に置くとともに、前記ソース、ドレイン領
域の大部分をゲート電極の横に置くことを特徴とし、も
ってソース、ドレイン領域の寄生抵抗、金属等のコンタ
クト、コンタクト抵抗の増大等の問題点を解消してサブ
ミクロンデ・々イスにおける実用化を可能にしえるもの
である。
以下、本発明の一実施例に係わるＭＯ８型トランジスタ
を製造工程順に第１図を参照して説明する。
を製造工程順に第１図を参照して説明する。
まず、Ｐ型のシリコン基板１１の表面に濃度の濃い部分
（Ｎ＋型層）１２を形成した（第１図（、）図示）。後
記ゲート電極形成予定部より少し広い部分に対応するＮ
＋型層１２を、該Ｎ＋型層１２の底部に達するまでエツ
チングして溝１３を形成した（第１図（ｂ）図示）。な
お、Ｎ＋型層１２は溝１３によってＮ＋型層１２ｈ、１
２ｂに分離される。次いで、熱処理を施して絶縁膜１４
を形成した（第１図（Ｃ）図示）。更に、全面に多結晶
シリコン層（図示せず）を堆積した後、これをパターニ
ングして前記溝１３内に多結晶シリコンからなるｆ−）
電極１５を形成した。
（Ｎ＋型層）１２を形成した（第１図（、）図示）。後
記ゲート電極形成予定部より少し広い部分に対応するＮ
＋型層１２を、該Ｎ＋型層１２の底部に達するまでエツ
チングして溝１３を形成した（第１図（ｂ）図示）。な
お、Ｎ＋型層１２は溝１３によってＮ＋型層１２ｈ、１
２ｂに分離される。次いで、熱処理を施して絶縁膜１４
を形成した（第１図（Ｃ）図示）。更に、全面に多結晶
シリコン層（図示せず）を堆積した後、これをパターニ
ングして前記溝１３内に多結晶シリコンからなるｆ−）
電極１５を形成した。
なお、このゲート電極１５直下の絶縁膜１４はゲート絶
縁膜１６と称す。しかる後、前記Ｎ＋型層１２ｍ 、１
２ｂの下方に基板１ノにｎ型不純物を導入し、更に前記
Ｎ＋型層１２ａ、１２ｂのｆ−）電極１５上に保護膜１
７を形成した（第１図（ｄ）図示）。ひきつづき、熱処
理を施して前記Ｎ＋型層１２ａ 、１２ｂの下方の基板
１１に濃度の薄い部分（Ｎ−型層）ＩＩＩ＊、１８ｂを
形成した。ここで、Ｎ−型層１８ｍ 、１８ｂの底面は
前記ゲート絶縁膜１６の底面とほぼ同一平面上にあシ、
Ｎ＋型層１２ｍ、Ｎ−型層１８ａからソース領域１９が
、Ｎ＋型層１２ｂ、Ｎ−型層１８ｂからドレイン領域２
０が夫々構成され、ＭＯ８型トランジスタが製造された
（第１図（、）図示）。
縁膜１６と称す。しかる後、前記Ｎ＋型層１２ｍ 、１
２ｂの下方に基板１ノにｎ型不純物を導入し、更に前記
Ｎ＋型層１２ａ、１２ｂのｆ−）電極１５上に保護膜１
７を形成した（第１図（ｄ）図示）。ひきつづき、熱処
理を施して前記Ｎ＋型層１２ａ 、１２ｂの下方の基板
１１に濃度の薄い部分（Ｎ−型層）ＩＩＩ＊、１８ｂを
形成した。ここで、Ｎ−型層１８ｍ 、１８ｂの底面は
前記ゲート絶縁膜１６の底面とほぼ同一平面上にあシ、
Ｎ＋型層１２ｍ、Ｎ−型層１８ａからソース領域１９が
、Ｎ＋型層１２ｂ、Ｎ−型層１８ｂからドレイン領域２
０が夫々構成され、ＭＯ８型トランジスタが製造された
（第１図（、）図示）。
本発明に係るＭＯ８型トランジスタは、溝１３内の底部
にゲート絶縁膜１６を介してデート電極１５を設け、か
つこのゲート電極Ｉ５の両側の基板１１に下面がゲート
絶縁膜１６の下面とほぼ同一平面のＮ＋型層１２ａ、Ｎ
−型層１８ａからなるソース領域１９及びＮ＋型層１２
ｂ、Ｎ−型層１１１ｂからなるドレイン領域２０を夫々
設けた構造となっている。
にゲート絶縁膜１６を介してデート電極１５を設け、か
つこのゲート電極Ｉ５の両側の基板１１に下面がゲート
絶縁膜１６の下面とほぼ同一平面のＮ＋型層１２ａ、Ｎ
−型層１８ａからなるソース領域１９及びＮ＋型層１２
ｂ、Ｎ−型層１１１ｂからなるドレイン領域２０を夫々
設けた構造となっている。
しかして、本発明によれば、ソース、ドレイン領域１９
．２０の底面をｆ−）絶縁膜１６の底面とほぼ同一平面
におき、しかもソース、ドレイン領域１９．２０の大部
分をゲート電極１５の横に置くことによシ、従来の如く
微細化に伴う浅い拡散層を作る必要がない。また、拡散
部分の厚さも十分確保され、ソース、ドレイン領域１９
．２０の寄生抵抗も少なく、金属や多結晶シリコン等の
コンタクトも保証される。
．２０の底面をｆ−）絶縁膜１６の底面とほぼ同一平面
におき、しかもソース、ドレイン領域１９．２０の大部
分をゲート電極１５の横に置くことによシ、従来の如く
微細化に伴う浅い拡散層を作る必要がない。また、拡散
部分の厚さも十分確保され、ソース、ドレイン領域１９
．２０の寄生抵抗も少なく、金属や多結晶シリコン等の
コンタクトも保証される。
更に、浅いコンタクトによる電流集中によるコンタクト
抵抗の増大等も防げる。更には、Ｎ−型層１８ａ ｔ
Ｉ ８ｂの存在によシ、ドレイン領域２０付近の電界集
中を緩和し、ホットエレクトロン等による素子劣化を防
ぐことができる。以上より、本発明によシ、サブミクロ
ンデバイスにおける微細化が可能となシ、実用に耐えら
れルＭＯＳトランジスタが得られる。
抵抗の増大等も防げる。更には、Ｎ−型層１８ａ ｔ
Ｉ ８ｂの存在によシ、ドレイン領域２０付近の電界集
中を緩和し、ホットエレクトロン等による素子劣化を防
ぐことができる。以上より、本発明によシ、サブミクロ
ンデバイスにおける微細化が可能となシ、実用に耐えら
れルＭＯＳトランジスタが得られる。
以上詳述した如く本発明によれば、サブミクロンデバイ
スにおいても実用可能な信頼性の高い半導体装置を提供
できるものである。
スにおいても実用可能な信頼性の高い半導体装置を提供
できるものである。
第１図（、）〜（、）は本発明の一実施例に係るＭＯ８
型トランジスタを製造工程順に示す断面図、第２図は従
来のＭＯ８型トランジスタの断面図である。 １１・・・Ｐ型のシリコン基板、１２．１２ｍ 。 １２ｂ・・・虻型層、１３・・・溝、１５・・・ｆ−ト
電極、１６・・・ゲート絶縁膜、１８ｍ、１８ｂ・＝Ｎ
−型層、１９・・・ソース領域、２０・・・ドレイン領
域。
型トランジスタを製造工程順に示す断面図、第２図は従
来のＭＯ８型トランジスタの断面図である。 １１・・・Ｐ型のシリコン基板、１２．１２ｍ 。 １２ｂ・・・虻型層、１３・・・溝、１５・・・ｆ−ト
電極、１６・・・ゲート絶縁膜、１８ｍ、１８ｂ・＝Ｎ
−型層、１９・・・ソース領域、２０・・・ドレイン領
域。
Claims (1)
- 半導体基板と、この基板表面の溝内にゲート絶縁膜を
介して設けられたゲート電極と、このゲート電極の両側
で前記ゲート絶縁膜の底面より上方の前記基板に設けら
れた高濃度不純物層と、この不純物層の下方でかつ底面
が前記ゲート絶縁膜の底面とほぼ同一平面の前記基板に
前記不純物層と接して設けられた低濃度不純物層とを具
備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026759A JPS61187273A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026759A JPS61187273A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187273A true JPS61187273A (ja) | 1986-08-20 |
Family
ID=12202206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026759A Pending JPS61187273A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371024A (en) * | 1988-09-30 | 1994-12-06 | Kabushiki Kaisha Toshiba | Semiconductor device and process for manufacturing the same |
| US5559357A (en) * | 1992-09-21 | 1996-09-24 | Krivokapic; Zoran | Poly LDD self-aligned channel transistors |
-
1985
- 1985-02-14 JP JP60026759A patent/JPS61187273A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371024A (en) * | 1988-09-30 | 1994-12-06 | Kabushiki Kaisha Toshiba | Semiconductor device and process for manufacturing the same |
| US5559357A (en) * | 1992-09-21 | 1996-09-24 | Krivokapic; Zoran | Poly LDD self-aligned channel transistors |
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