JPS6163057A - Ｍｉｓｆｅｔとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はソース・ドレイン領域の抵抗を低減し、かつソ
ース・ドレイン領域を半導体基板間の容量を低減し、及
びアルミニウム電極と半導体基板間の短絡防止を図った
ＭＩ８ＦＥＴ及びその製造方法に関するものである。

（従来技術） 従来の構造について第５図を用いて説明する。

νりとして、ｎチャネルＭＯ８ＦＥＴについて説明する
が、ｐチャネルＭＯ８ＦＥＴについては以下に述べる導
電層のｎ形をｐ形に、ｐ形をｎ形におきかえて考えれば
良い。第５図はチャネル方向のＵｒｒｋｉを示している
。従来、ソース・ドレイン領域はｐ形半導体基板１に、
ゲート電極４をマスクにして砒素またはリンをイオン注
入してｎ形のソース領域２とドレイン領域２１を形成し
ていた。ＭＯＳＦＥＴのチャネル長りを短かくし、かつ
短チヤネル効果を小さくするには、ｎ形層の領域２，２
１の深さくｘｊ）を浅くするとともに、チャネルが形成
される基板表面近傍はポロンのチャネルドープにより濃
度を高くする必要がある。

（発明が解決しようとする問題点） 以上のような構成においては次のような問題を引き起こ
す。まず、ｎ形層の領域２，２１を浅くすると、（１）
ｎ形層のシート抵抗が大きくなるため、ソース端及びド
レイン端からアルミニウム電極６までの間の寄生抵抗Ｒ
が大きくなシ、ＭＯ８１＋’ＥＴの相互コンダクタンス
（ｇｍ）が低下する。（２）アルミニウム電極６とシリ
コンの反応によ）、アルミニウムとシリコンとの反応部
８が基板に達し、アルミニウム電極６と基板ｌが短絡す
るという問題が生じる。また、基板表面近傍のボロン濃
度を上げると、ｎ形ソース領域２及びｎ形ドレイン領域
２１と基板間にそれぞれ形成される空乏層３，３１の幅
が減少し、窒乏層容ψＣ，、ａ、が大きくなるという問
題が生じる。なお、第ｒ図で５は眉間絶縁膜。

７はフィールド絶縁膜、５１はゲート酸化膜である。

（問題点を解決するための手段） 本発明はこれらの問題を解決するために提案されたもの
で、ソース端及びドレイン端の一部を除いて、ソース・
ドレイン領域を絶縁体で取シ囲み。

基板内に卯込むことを特徴とし、その目的はソース・ド
レイン寄生抵抗を低減すること、ソース・ドレイン寄生
容量を低減すること、及びアルミニウムの基板への突抜
けを防止することにある。

上記の目的を達成するため、本発明は主たるソース・ド
レイン領域が、半導体基板に埋込まれた導電体により形
成されており、かつソース端近傍及びドレイン端近傍を
除く該導電体と半導体基板の間に絶縁体が形成されて−
ることを特徴とするＭ工、９ＦＥＴを発明の要旨とする
ものである。

さらに本発明１６．Ｍ１３７８丁のソース・ドレイン領
域が形成される半導体基板表面をエツチングして凹部を
形成する工程と、該凹部の表面に絶縁体を形成する工程
と、チャネルのソース端近傍及びドレイン端近傍の該絶
縁体を除去する工程と、該凹部を導電体で埋込む工程と
を有することを特徴とするＭ工５ＦＥＴの製造方法を発
明の要旨とするものである。

次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは云うまでもない。

本発明の実施例をｎチャネルＭＯ８ＦＥＴを対象に第１
図〜第４図を用いて詳細に説明する。

（実施例１） 第１図は本発明の第１の実施例でちって、図にかいて１
はｐ形半導体基板、２′および２１′はそれぞれソース
端及びドレイン端近傍のｎ形層、３′および３１’はソ
ース端およびドレイン端（支）形成された空乏層、４は
ゲート電極、５は眉間絶縁膜、６はアルミニウム電極、
７はフィールド絶縁膜、９はソース及びドレイン領域と
基板間に形成された絶縁膜、１０はソース端近傍及びド
レイン端近傍の絶縁膜９に開けられた窓、１２１Ｎ込ま
れた導電体である。すなわち図においてｐ形半導体基板
ｌ内にソース領域及びドレイン領域をっつむように絶縁
膜９が形成され、夫々の絶縁膜９内に導電体１１が形成
されてお１１両絶縁膜９の互に対向する側の上部に窓ｉ
ｏが設けられ、この窓の部分にｎ形層２’、２１’が形
成されており、これらのｎ形層２’、２１’を訃おって
ゲート酸化Ｍ５Ｎが形成されている。さらにこのゲート
酸化膜の中央上蔀にゲート電極４が形成されている。前
記のゲート電極及びソース・ドレイン領域をおおって層
間絶ｆｉＭ５が形成されてｂる。アルミニウム２極６は
夫々ソース・ドレイン領域に対する引出端子である。こ
のような構造になっているから、凹部の深さＸｊを増し
、導電体１１の抵抗率を小さくすることによＩＦ生抵抗
Ｒ′を小さくでき、ま、た絶縁膜９の厚さを厚くするこ
とによりソース・ドレインの寄生容量をｊ＼さくできる
。アルミニウム電極と基板との短絡は絶縁膜９が形成さ
れているので生じない。

（実施？！１２） 第２図は本発明の第２の実施例である。チャネルドープ
層１２を除いて各層の番号は第１図と同じであるので説
明は省略する。チャネルドープ層１２をチャネルの中央
部のみに形成すると、ＭＯ８Ｆ］１ｆｉＴ特性はこのチ
ャネルドープ層の幅Ｌ′により決まり、ソース・ドレイ
ン間の距離にほとんど依存しないので、チャネル長が長
くても相互コンダクタンスを大きくできる。また、ソー
ス端及びドレイン端近傍の基板濃度が低いので、ドレイ
ン耐圧も改善される。チャネルドープは深いイオン注入
と浅いイオン注入を組み合わせて行ってあっても良いの
は言うまでもない。

（実施例３） 次に本発明のＭＯ８Ｆ１！！Ｔを実現する製造方法の実
施例について第３図（ｈ）〜（Ｑ、）により説明する。

ｐ形シリコン基板表面に３００Ｘ〜ｔｏｏｏＸのパッド
酸化膜４０　、１００ＯＸ〜２ｏｏｏＸのシリコン窒化
膜４１　、１０００〜２０００　Ａのリン硅酸ガラス膜
（以後ＰＳ（）膜という）４２からなる積層膜Ａを形成
し、バタンニングされたレジスト膜４３をマスクに該積
層膜Ａをエツチングして除去する。エツチングをＣＦ４
ガスとＨ，ガスを用いた反応性イオンエツチング法（以
後ＲＩＭ法という）により行うとサイドエツチングのな
い加工ができる。その後、チャネルストップ用のポロン
イオン注入によりボロン濃度の高い領域４４を基板表面
に形成する（第３図Ａ）。その後レジスト膜４３を除去
し、通常の選択酸化法によりロ０００　Ａ　−１，２μ
ｍ厚さのフィールド絶縁膜７を形成する。フィールド絶
縁膜７の下にはチャネルストップ領域４４′が形成され
ている（第３図Ｂ）。

次にゲート電極より片側で約０．２μ細めにパタノニン
グされたレジスト腕４ａ’をマスクに、活性゛　領域上
に残っている積ｒｅ！ｉ膜Ａをエツチング除去し、更に
露出したシリコン基板をａＣノ、ガスを用いたＲＩＥ法
により約０．３μｍエツチングして凹部４５を形成する
（第３図Ｃ）。

次に、レジスト膜４３′を除去し、凹部のシリコン表面
層に熱酸化により約３０ＯＡのシリコン酸化膜４６を形
成し、その上に更に化学的気相成長法（以後ＣＶＤ法と
いう）によりリコン酸化膜４７を形成する（第３図Ｄ）
。

その後、ＭＯ８ＦＩＣＴのチャネルが形成される側の側
面を被覆するようにバタンニングされたレジスト膜４３
″を形成し、これをマスクに、ＣＦ４ガスを用いた等方
向プラズマエツチング法によりシリコン窒化膜４７をエ
ツチングする（第３図Ｅ）。

次に、レジスト膜４３′を除去し、ＲＩＥ法により凹部
の底部及び積層膜Ａの表面のシリコン窒化膜４７を除去
する（第３図Ｆ）。この状態での平面図を第３図Ｇに示
す。レジスト膜４３′に被覆されていた凹部のチャネル
方向に平行な側面にもシリコン窒化膜４７が残っている
。

次に、積層膜Ａ及び凹部の側面に残ったシリコン酸化膜
４６及びシリコン窒化膜４７及びフィールド絶縁族７を
マスクにシリコン基板を前述のＲＩＥ法により更にエツ
チングし、約０．６μｍ深さの凹部４５′を形成する（
第３図Ｈ）。

次に、シリコン窒化膜４７により被覆されていない凹部
のシリコン表面に熱酸化によｆｉ　２０００〜３０００
ムのシリコン酸化膜４８を形成する（　ａ！　３図工）
。

その後、１６０　Ｃｊ　−１８０’Ｃの熱リン酸溶液に
よりシリコン窒化膜４７をエツチングし、次いでＰＳ（
）膜４２を弗酸系溶液でエツチングする。このときシリ
コン酸化膜４６も同時にエツチングする（第３図Ｊ）。

次に、リンが約２　Ｘ　１０”７ｃｍ”のＣ度で添加さ
れた多結晶シリコン膜をＣＶＤ法により形成し、エッチ
バック法により凹部にのみ多結晶シリコンｆ、Ｈ、ｓ　
９を残す。凹部にシリコン膜を坩！込む手法としてはこ
の他バイアススパッタ法を用いても良い。また凹部にシ
リコン膜を堀込んでからリンの添加を行っても良い。更
に、リンのかわりに砒素が添加してめっても良い。埋込
まれたシリコン膜からリンを熱拡散させ、ｎ形層２’、
２１’を形成する（第３図Ｋ）。

次に、シリコン膜４９の上Ｋ、熱酸化により、１５００
〜２５００＾のシリコン酸化膜５０を形成する（第３図
Ｌ）。

続いて、前述の熱リン酸によりシリコン窒化膜４１をエ
ツチングし、更に弗酸系溶液によりパッド酸化膜４０を
エツチングする。そして、ゲート酸化膜４５１を形成し
、ボロンのイオン注入を行ってチャネルドープ層５２を
形成する（第３図Ｍ）。

その後、通常の方法によりゲート酸化膜５１゜ゲート電
極４．層間絶縁膜５を形成し、コンタクトホールを形成
した後−、アルミニウム電極６を形成する（第３図Ｎ）
。

（実施例４） チャネル領域の中央部にのみチャネルドープ層を形成す
る製造方法の実施例について次に説明する。

実施ｙｌＪ３で述べた第３図（現のあと、ＷＦ、ガスを
用いて、各結晶シリコン膜４９の上に、タングステン＃
５３を約５０００λ選択成長する（第４図Ａ）。

その後、ＣＶＤ法によｆｉ　ＰＳＧ膜を形成し、ＯＦ４
ガスとＨ２ガスを用いたＲＩＥ法によりｐｓａＢをエッ
チパックし、タングステン膜５３の側面領域にのみＰ８
Ｇ膜４２′を残す。そして、ＰＳＧ膜４２′をマスクに
ボロンイオン注入を行い、チャネル領域の中央部にのみ
チャネルドープ層１２を形成する。ポロンイオン壮大は
、注入エネルギーをかえて数回行っても良い（第４図Ｂ
）。

この後、ＰＢＣｋ膜４２’を弗酸系溶液によりエツチン
グし、更にタングステン８５３を硫酸と過酸化水素水の
混合溶成でエツチングする。これ以降の工程は、実施例
３で述べた第３図（Ｌ）以降と同じであるので省略する
。

（発明の効果） 以上説明したように本発明によれば、主たるソース・ド
レイン領域が絶縁体により取り囲まれて半導体基板に深
く埋込まれているので、ソース・ドレインの寄生抵抗及
び寄生容量が小さく、かつアルミニウム電極と半導体基
板との短終が生じないので、高速で高信頼のＭＯＢＦＥ
Ｔが実現できるという利点がある。

また、チャネルドープ層をチャネル領域の中央部にのみ
形成することにより、従来のＭＯＢＦＥＴのようにゲー
ト長とソース・ドレインの接合深さにより実効チャネル
長が規定されることはなく、チャネルドープ層の高濃度
領域の幅により実効チャネル長が規定されるので、ゆる
いバタンルールを用いても高利得のＭＯＢＦＥＴを実現
できる。また、この場合、ドレイン近傍の基板濃度は低
いのでドレイン耐圧も向上し、ホットエレクトロンによ
るＭＯＢＦＥＴの安定性劣化が生じにくいという利点も
有する。

上記の説明はＭＯ８Ｆ３ＣＴについて述べたが広くＭ工
５ＦＥＴにも適用できる“ことは云うまでもない。

【図面の簡単な説明】

第１図は本発明の第１実施Ｖすの断面図、第２図は第２
実施？ｌＪの断面図、第３図は第３実施例の断面図、第
４図は第４実施例の断面図、第５図は従来のＭＯＢＦＥ
Ｔのチャネル方向の断面図を示す。

Claims (4)

【特許請求の範囲】
1. （１）主たるソース・ドレイン領域が、半導体基板に埋
   込まれた導電体により形成されており、かつソース端近
   傍及びドレイン端近傍を除く該導電体と半導体基板の間
   に絶縁体が形成されていることを特徴とするＭＩＳＩＦ
   ＥＴ。
2. （２）チャネル領域の中央部にのみチャネルドープ層が
   形成されていることを特徴とする特許請求の範囲第１項
   のＭＩＳＦＥＴ。
3. （３）ＭＩＳＦＥＴのソース・ドレイン領域が形成され
   る半導体基板表面をエッチングして凹部を形成する工程
   と、該凹部の表面に絶縁体を形成する工程と、チャネル
   のソース端近傍及びドレイン端近傍の該絶縁体を除去す
   る工程と、該凹部を導電体で埋込む工程とを有すること
   を特徴とするＭＩＳＦＥＴの製造方法。
4. （４）ＭＩＳＦＥＴのソース・ドレイン領域が形成され
   る半導体基板表面をエッチングして凹部を形成する工程
   と、該凹部の表面に絶縁体を形成する工程と、チャネル
   のソース端近傍及びドレイン端近傍の該絶縁体を除去す
   る工程と、該凹部を導電体で埋込む工程と、該導電体上
   にのみ選択的に第１の薄膜を形成する工程と、該薄膜の
   側面部にのみチャネルドープをする間隔を残して第２の
   薄膜を形成する工程と、該第１及び第２の薄膜をマスク
   としてチャネルドープを行う工程とを具備することを特
   徴とする特許請求の範囲第３項のＭＩＳＦＥＴの製造方
   法。