JPS63114174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63114174A JPS63114174A JP25855886A JP25855886A JPS63114174A JP S63114174 A JPS63114174 A JP S63114174A JP 25855886 A JP25855886 A JP 25855886A JP 25855886 A JP25855886 A JP 25855886A JP S63114174 A JPS63114174 A JP S63114174A
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- JP
- Japan
- Prior art keywords
- gate electrode
- film
- mask
- resist
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特に埋込ｒ−
）型ＭＯ８（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ ）ＦＦ：Ｔ （電界効果トランジスタ）
に関するものである。
）型ＭＯ８（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ ）ＦＦ：Ｔ （電界効果トランジスタ）
に関するものである。
（従来の技術）
ＭＯＳＦＥＴのチャネル長を短くしていくと、しきい値
電圧の低下や、リーク電流の発生（短チヤネル効果）と
いう問題が生じる。このため、チャネルの不純物濃度を
上げたシ、ソース・ドレイン領域のイオン注入層を浅く
形成し、横方向の空乏層の伸びを抑えなければならない
。
電圧の低下や、リーク電流の発生（短チヤネル効果）と
いう問題が生じる。このため、チャネルの不純物濃度を
上げたシ、ソース・ドレイン領域のイオン注入層を浅く
形成し、横方向の空乏層の伸びを抑えなければならない
。
これを解決するためソース・ドレイン領域の接合をほぼ
ゼロにした埋込みゲート型ＭＯ３ＦＥＴが文献、電子通
信学会技術研究報告Ｖｏ１．８６、Ａ１３９．Ｐ５９〜
６４に開示されている。この製造方法を第２図を用いて
説明する。まず第２図６）に示すように、シリコン基板
１０ノを用いて通常の選択酸化法によって素子分離を行
った（図示せず）後、シリコン基板１０１の所定領域に
ｎ型不純物のＡｓをイオン注入し、ソース・ドレイン領
域１０２を形成する。そして、第２図（ｂ）に示すよう
にＣＶＤ （化学気相成長）法によってＳｉＯ□等の酸
化膜１０３を堆積した上へレジストパターン１０４を形
成する。次に、第２図（Ｃ）に示すようにレジス）／？
ターン１０４をマスクに酸化膜１０３をＲＩＥ （反応
性イオンエツチング）法によりエツチングし、レジスト
ノぐターン１０４を除去した後、酸化膜１０３をマスク
としてｎＷ不純物層１０２をエツチングする。
ゼロにした埋込みゲート型ＭＯ３ＦＥＴが文献、電子通
信学会技術研究報告Ｖｏ１．８６、Ａ１３９．Ｐ５９〜
６４に開示されている。この製造方法を第２図を用いて
説明する。まず第２図６）に示すように、シリコン基板
１０ノを用いて通常の選択酸化法によって素子分離を行
った（図示せず）後、シリコン基板１０１の所定領域に
ｎ型不純物のＡｓをイオン注入し、ソース・ドレイン領
域１０２を形成する。そして、第２図（ｂ）に示すよう
にＣＶＤ （化学気相成長）法によってＳｉＯ□等の酸
化膜１０３を堆積した上へレジストパターン１０４を形
成する。次に、第２図（Ｃ）に示すようにレジス）／？
ターン１０４をマスクに酸化膜１０３をＲＩＥ （反応
性イオンエツチング）法によりエツチングし、レジスト
ノぐターン１０４を除去した後、酸化膜１０３をマスク
としてｎＷ不純物層１０２をエツチングする。
次に第２図（ｄ）に示すように、シリコン基板１０１の
表面に熱酸化法によってｒ−ト酸化膜１０５を形成した
後、第２図（、）に示すように、ポリシリコンのゲート
電極１０６を形成する。次に、中間絶縁膜１０７を形成
した後、必要な部分にコンタクトの穴明けを行い、最後
にＡｔ電極１０Ｂを形成すると第２図（ｆ）に示すよう
になる。
表面に熱酸化法によってｒ−ト酸化膜１０５を形成した
後、第２図（、）に示すように、ポリシリコンのゲート
電極１０６を形成する。次に、中間絶縁膜１０７を形成
した後、必要な部分にコンタクトの穴明けを行い、最後
にＡｔ電極１０Ｂを形成すると第２図（ｆ）に示すよう
になる。
以上説明したような製造方法によって、ゲート電極とソ
ース・ドレイン領域の深さがほぼ等しい、すなわち、見
かけ上極めて浅い接合を有する埋込みゲート型ＭＯ８Ｆ
ＥＴができあがる。この埋込みケ９−ト型ＭＯＳＦＥＴ
はソース・ドレイン領域の拡散を特別に浅くする必要が
なく、見かけの接合深さをほぼゼロにすることができる
。このため、ソース・ドレイン領域の空乏層がチャネル
側へ張シ出しにくくなっておシ、短チャネルのＭＯＳＦ
ＥＴを容易に実現できるという効果がある。
ース・ドレイン領域の深さがほぼ等しい、すなわち、見
かけ上極めて浅い接合を有する埋込みゲート型ＭＯ８Ｆ
ＥＴができあがる。この埋込みケ９−ト型ＭＯＳＦＥＴ
はソース・ドレイン領域の拡散を特別に浅くする必要が
なく、見かけの接合深さをほぼゼロにすることができる
。このため、ソース・ドレイン領域の空乏層がチャネル
側へ張シ出しにくくなっておシ、短チャネルのＭＯＳＦ
ＥＴを容易に実現できるという効果がある。
（発明が解決しようとする問題点）
しかしながら、このような埋込ゲート型ＭＯ８ＦＥＴで
は、ゲート電極のパターンニングにおいて、精度のよい
マスク合せの工程が必要であシ、また埋込ｒ−ト部の基
板のエツチング深さとソース・ドレイン領域の不純物注
入深さを等しくすることで見かけ上の接合深さをゼロと
する構成であるため両者の制御が非常に難しく、例えば
、エツチング深さが不純物注入深さより浅くなってしま
えば、ソース・ドレイン領域間は電気的にショートして
しまうという問題点があり、さらに、ケ９−ト電極が基
板の表面より上に露出するため、素子表面の平坦化が十
分でなく、多層配線が難しいという問題点かあった。
は、ゲート電極のパターンニングにおいて、精度のよい
マスク合せの工程が必要であシ、また埋込ｒ−ト部の基
板のエツチング深さとソース・ドレイン領域の不純物注
入深さを等しくすることで見かけ上の接合深さをゼロと
する構成であるため両者の制御が非常に難しく、例えば
、エツチング深さが不純物注入深さより浅くなってしま
えば、ソース・ドレイン領域間は電気的にショートして
しまうという問題点があり、さらに、ケ９−ト電極が基
板の表面より上に露出するため、素子表面の平坦化が十
分でなく、多層配線が難しいという問題点かあった。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、埋込ゲート型Ｍ
Ｏ８ＦＥＴを製造するにあたり、半導体基板の所定領域
をエッチングすることにより溝を形成し、この溝の底面
及び側面を含む表面に絶縁膜を積層し、この絶縁膜上に
ゲート電極用の導電膜を積層し、この導電膜上に平坦に
レジストを塗布した後マスクを使わずエッチバックする
ことにより前記溝以外の前記絶縁膜及び前記導電膜を除
去し前記溝の中にのみゲート電極を形成し、全面に不純
物をイオン注入し、熱処理することによシソース及びド
レイン領域を形成すると共に前記ケ９−ト電極を低抵抗
化するものである。
Ｏ８ＦＥＴを製造するにあたり、半導体基板の所定領域
をエッチングすることにより溝を形成し、この溝の底面
及び側面を含む表面に絶縁膜を積層し、この絶縁膜上に
ゲート電極用の導電膜を積層し、この導電膜上に平坦に
レジストを塗布した後マスクを使わずエッチバックする
ことにより前記溝以外の前記絶縁膜及び前記導電膜を除
去し前記溝の中にのみゲート電極を形成し、全面に不純
物をイオン注入し、熱処理することによシソース及びド
レイン領域を形成すると共に前記ケ９−ト電極を低抵抗
化するものである。
（作用）
本発明は埋込みケ９−ト型ＭＯ８ＦＥＴの製造方法にお
いて、例えば溝を設けたシリコン基板にゲート電極用導
電膜としてのポリシリコン膜とレジストを全面塗布し、
両者のエツチング速度が等しい条件でエツチングを行な
うことで、溝の中にのみマスクを使わずゲート電極を形
成し、素子表面の平坦化を行なえる。また更に、ソース
・ドレイン領域の形成の際に、マスクを使わず全面にイ
オン注入を行うことで、ソース・ドレイン領域の形成と
、ポリシリコン等のゲート電極の低抵抗化を同時に行な
うことができる。
いて、例えば溝を設けたシリコン基板にゲート電極用導
電膜としてのポリシリコン膜とレジストを全面塗布し、
両者のエツチング速度が等しい条件でエツチングを行な
うことで、溝の中にのみマスクを使わずゲート電極を形
成し、素子表面の平坦化を行なえる。また更に、ソース
・ドレイン領域の形成の際に、マスクを使わず全面にイ
オン注入を行うことで、ソース・ドレイン領域の形成と
、ポリシリコン等のゲート電極の低抵抗化を同時に行な
うことができる。
（実施例）
第１図は本発明実施例の埋込ｙ−ト型ＭＯＳＦ’ＥＴの
製造方法を説明するだめの断面図であり、以下図面に沿
って説明する。
製造方法を説明するだめの断面図であり、以下図面に沿
って説明する。
まず第１図（、）に示す様に、シリコン基板１１上に、
第１の絶縁膜、例えば５ｉ０２等の酸化膜２０を気相成
長法（ＣＶＤ法）で全面に堆積した後、溝を作成する部
分を除去し、第１図（ｂ）に示す様に酸化膜２０をマス
クにシリコン基板１１をエツチングして溝２ノを作成し
た後、酸化膜２０を除去する。
第１の絶縁膜、例えば５ｉ０２等の酸化膜２０を気相成
長法（ＣＶＤ法）で全面に堆積した後、溝を作成する部
分を除去し、第１図（ｂ）に示す様に酸化膜２０をマス
クにシリコン基板１１をエツチングして溝２ノを作成し
た後、酸化膜２０を除去する。
次に第１図（ｃ）に示す様に熱酸化法によυゲート酸化
膜１２を作成し、ゲート電極となるポリシリコン膜２２
を全面に堆積した後、更にレジスト２３を平坦に全面塗
布する。次にレジスト２３とポリシリコン膜２２が等し
いエツチング速度となる様な条件、例えば不活性Ａｒガ
スを用いたスパッタエツチングやイオンエツチングで全
面を平坦にエツチング（エッチパック）してゆく。酸化
膜１２が露出した時にエツチングを停止すると、溝中の
ポリシリコン膜２２のみが第１図（ｄ）に示す様に残シ
、ゲート電極１３を形成することができる。更に熱酸化
法により全面にゲート保護膜１４を作成した後、全面に
不純物のイオン注入を行ない、熱処理することで第１図
（、）に示す様なソース・ドレイン領域となる低抵抗層
１５が形成される。この時、ゲート電極１３のポリシリ
コンにもイオン注入されるため、低抵抗化される。最後
に、第１図（ｆ）に示す様に、中間絶縁膜１６を堆積し
、コンタクトの孔明けを行ない、オーミック接触をなす
金属電極１７を形成し完成する。
膜１２を作成し、ゲート電極となるポリシリコン膜２２
を全面に堆積した後、更にレジスト２３を平坦に全面塗
布する。次にレジスト２３とポリシリコン膜２２が等し
いエツチング速度となる様な条件、例えば不活性Ａｒガ
スを用いたスパッタエツチングやイオンエツチングで全
面を平坦にエツチング（エッチパック）してゆく。酸化
膜１２が露出した時にエツチングを停止すると、溝中の
ポリシリコン膜２２のみが第１図（ｄ）に示す様に残シ
、ゲート電極１３を形成することができる。更に熱酸化
法により全面にゲート保護膜１４を作成した後、全面に
不純物のイオン注入を行ない、熱処理することで第１図
（、）に示す様なソース・ドレイン領域となる低抵抗層
１５が形成される。この時、ゲート電極１３のポリシリ
コンにもイオン注入されるため、低抵抗化される。最後
に、第１図（ｆ）に示す様に、中間絶縁膜１６を堆積し
、コンタクトの孔明けを行ない、オーミック接触をなす
金属電極１７を形成し完成する。
以上のように本発明の実施例によれば、ｒ−ト電極１３
の形成は、エッチパックによりセルファラインで行なう
ため、マスク合わせ工程が不要となシ、しかもマスク合
わせのための余Ｆｉとる必要がなく、微細化を促進する
ことができる。また、ソース・ドレイン領域となる低抵
抗層１５を形成するだめのイオン注入が全面に行なえる
ため、セルファラインとなり、ケ９−ト電極１３同様マ
スク合わせ余裕並びにマスク合わせの工程が不要となり
、微細化の促進につながる。また同時にゲート電極１３
のポリシリコンにも不純物が注入されるためゲート電極
１３の低抵抗化がはかれる。さらに、ゲート電極１３が
シリコン基板１１より上に露出しないため、素子表面が
平らであり絶縁膜表面の平坦化が促進される。そのため
、図示しないアルミ等の配線形成が容易となり、多層配
線も可能となる。
の形成は、エッチパックによりセルファラインで行なう
ため、マスク合わせ工程が不要となシ、しかもマスク合
わせのための余Ｆｉとる必要がなく、微細化を促進する
ことができる。また、ソース・ドレイン領域となる低抵
抗層１５を形成するだめのイオン注入が全面に行なえる
ため、セルファラインとなり、ケ９−ト電極１３同様マ
スク合わせ余裕並びにマスク合わせの工程が不要となり
、微細化の促進につながる。また同時にゲート電極１３
のポリシリコンにも不純物が注入されるためゲート電極
１３の低抵抗化がはかれる。さらに、ゲート電極１３が
シリコン基板１１より上に露出しないため、素子表面が
平らであり絶縁膜表面の平坦化が促進される。そのため
、図示しないアルミ等の配線形成が容易となり、多層配
線も可能となる。
（発明の効果）
以上詳細に説明したように、本発明によれば、セルファ
ラインでケ９−ト電極及びソース・ドレイン領域を形成
できるのでチャネル長の短い良好な埋込ゲート型ＭＯ８
ＦＥＴを容易に製作することができ、大規模集積回路装
置に適用可能である。
ラインでケ９−ト電極及びソース・ドレイン領域を形成
できるのでチャネル長の短い良好な埋込ゲート型ＭＯ８
ＦＥＴを容易に製作することができ、大規模集積回路装
置に適用可能である。
第１図（、）〜（ｆ）は本発明の詳細な説明するための
埋込ゲート型ＭＯ８ＦＥＴの断面図であり、第２図（、
）〜（ｆ）は従来の埋込ゲート型ＭＯ８ＦＥＴの断面図
である。 １１．１０１・・・シリコン基板、１２・・・ｒ−ト絶
縁膜、１３．１０６・・・ゲート電極、１４・・・ｒ−
ト保護膜、１５・・・低抵抗層、１６．１０７・・・中
間絶縁膜、１７・・・金属電極、２０・・・酸化膜、２
１・・・溝、２２・・・ポリシリコン膜、２３・・・レ
ジスト。 特許 出願人 沖電気工業株式会社 Ａ 、４＼、発明め大方七イ月５！言兇■ルすうｒくめ４第
１ 乃ｊ！込プート型、ＭＯ５ＦＥＴの断面ＨＡ図
埋込ゲート型ＭＯ８ＦＥＴの断面図であり、第２図（、
）〜（ｆ）は従来の埋込ゲート型ＭＯ８ＦＥＴの断面図
である。 １１．１０１・・・シリコン基板、１２・・・ｒ−ト絶
縁膜、１３．１０６・・・ゲート電極、１４・・・ｒ−
ト保護膜、１５・・・低抵抗層、１６．１０７・・・中
間絶縁膜、１７・・・金属電極、２０・・・酸化膜、２
１・・・溝、２２・・・ポリシリコン膜、２３・・・レ
ジスト。 特許 出願人 沖電気工業株式会社 Ａ 、４＼、発明め大方七イ月５！言兇■ルすうｒくめ４第
１ 乃ｊ！込プート型、ＭＯ５ＦＥＴの断面ＨＡ図
Claims (1)
- 【特許請求の範囲】 半導体基板の所定領域をエッチングすることにより溝を
形成する工程と、 該溝の底面及び側面を含む表面に絶縁膜を積層する工程
と、 該絶縁膜上にゲート電極用導電膜を積層する工程と、 該ゲート電極用導電膜上に平坦にレジストを塗布する工
程と、 マスクを使わずエッチバックすることにより前記溝以外
の前記絶縁膜及び前記ゲート電極用導電膜を除去し前記
溝の中にのみゲート電極を形成する工程と、 全面に不純物をイオン注入し熱処理することによりソー
ス及びドレイン領域を形成する工程とを備えてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25855886A JPS63114174A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25855886A JPS63114174A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114174A true JPS63114174A (ja) | 1988-05-19 |
Family
ID=17321894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25855886A Pending JPS63114174A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
| US11798983B2 (en) | 2021-07-19 | 2023-10-24 | United Semiconductor Japan Co., Ltd. | Semiconductor device with deeply depleted channel and manufacturing method thereof |
-
1986
- 1986-10-31 JP JP25855886A patent/JPS63114174A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
| US11798983B2 (en) | 2021-07-19 | 2023-10-24 | United Semiconductor Japan Co., Ltd. | Semiconductor device with deeply depleted channel and manufacturing method thereof |
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