JPS6136974A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS6136974A JPS6136974A JP15965884A JP15965884A JPS6136974A JP S6136974 A JPS6136974 A JP S6136974A JP 15965884 A JP15965884 A JP 15965884A JP 15965884 A JP15965884 A JP 15965884A JP S6136974 A JPS6136974 A JP S6136974A
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- JP
- Japan
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- conductivity type
- oxide film
- semiconductor device
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型半導体装置の製造方法の改良に関す
る。
る。
従来例の構成とその問題点
２べ。
従来、ＭＯＳ型トランジスタの形成法としては、第１図
の断面図に示すｎチャンネルトランジスタを例とすれば
、Ｐ型半導体基板１の素子分離領域にチャンネルストッ
パーとしてホウ素をイオン注入し、Ｉ、０ＬＯ８法によ
りフ４−ルド酸化膜を形成する。その後、トランジスタ
形成領域にＰ型不純物をイオン注入し、閾値制御を行う
。そして、熱酸化処理を施して酸化膜３を形成し、多結
晶シリコン膜を堆積して、フォトエツチング技術を用い
パターンニングしてゲート電極６とする。さらに、この
ゲート電極をマスクとして、ゲート酸化膜３をパターン
ニングし、ひきつづき、ゲー１−［極５をマスクとして
ｎ型不純物をイオン注入し、ソース・ドレイン部の拡散
層２を作り、熱処理を施して活性化させる。つづ見・て
、Ａｌ蒸着によってソース・ドレインの電極６を形成し
、ｎチャンネルＭＯＳ）ランジスタを実現する。第１図
中、４は層間絶縁用のシリコン酸化膜である。
の断面図に示すｎチャンネルトランジスタを例とすれば
、Ｐ型半導体基板１の素子分離領域にチャンネルストッ
パーとしてホウ素をイオン注入し、Ｉ、０ＬＯ８法によ
りフ４−ルド酸化膜を形成する。その後、トランジスタ
形成領域にＰ型不純物をイオン注入し、閾値制御を行う
。そして、熱酸化処理を施して酸化膜３を形成し、多結
晶シリコン膜を堆積して、フォトエツチング技術を用い
パターンニングしてゲート電極６とする。さらに、この
ゲート電極をマスクとして、ゲート酸化膜３をパターン
ニングし、ひきつづき、ゲー１−［極５をマスクとして
ｎ型不純物をイオン注入し、ソース・ドレイン部の拡散
層２を作り、熱処理を施して活性化させる。つづ見・て
、Ａｌ蒸着によってソース・ドレインの電極６を形成し
、ｎチャンネルＭＯＳ）ランジスタを実現する。第１図
中、４は層間絶縁用のシリコン酸化膜である。
しかしながら上記方法で形成したＭＯＳ ）ランジスタ
のサイズは二次元水平方向のみで決定され、３べ一／ パターン形成技術の限界から、集積度の向上に制限を与
えている。また、第１図示の従来構造では、集積度を向
ヒさせ、トランジスタのチャンネル長を１μｍ付近まで
短くすると短チャンネル効果やホットエレクトロンの酸
化膜への注入現象によりデバイスの特性に悪影響を及ぼ
すと℃・った問題点があった。
のサイズは二次元水平方向のみで決定され、３べ一／ パターン形成技術の限界から、集積度の向上に制限を与
えている。また、第１図示の従来構造では、集積度を向
ヒさせ、トランジスタのチャンネル長を１μｍ付近まで
短くすると短チャンネル効果やホットエレクトロンの酸
化膜への注入現象によりデバイスの特性に悪影響を及ぼ
すと℃・った問題点があった。
発明の目的
本発明は、上述のような従来例に見られた問題点を解消
した高集積度ＭＯ３型半導体装置を提供するものである
。
した高集積度ＭＯ３型半導体装置を提供するものである
。
発明の構成
本発明は、−導電型半導体基板の所定領域に反対導電型
の不純物を注入し、反対導電型不純物層の深い部分と浅
い部分とを選択的に形成して、次いで、異方性エツチン
グを用いて半導体基板に凹凸を形成する。そしてエツチ
ングによって残された不純物層をＭＯ３型トランジスタ
のソース・ドレインとして用い、ゲート酸化膜２層間縁
膜、コンタクト窓形成後、ゲート電極、ソース・ドレイ
ン電極を同時に形成してＭＯＳトランジスタを実現する
ものである。これにより、短チャンネル効果やホットエ
レクトロンによる問題が除かれ、高集積化が達成される
。
の不純物を注入し、反対導電型不純物層の深い部分と浅
い部分とを選択的に形成して、次いで、異方性エツチン
グを用いて半導体基板に凹凸を形成する。そしてエツチ
ングによって残された不純物層をＭＯ３型トランジスタ
のソース・ドレインとして用い、ゲート酸化膜２層間縁
膜、コンタクト窓形成後、ゲート電極、ソース・ドレイ
ン電極を同時に形成してＭＯＳトランジスタを実現する
ものである。これにより、短チャンネル効果やホットエ
レクトロンによる問題が除かれ、高集積化が達成される
。
実施例の説明
以下にＰチャンネルＭＯＳトランジスタによるインバー
タの製造に本発明を適用した例について第２図（ａ）か
ら（６）を用いて説明する。
タの製造に本発明を適用した例について第２図（ａ）か
ら（６）を用いて説明する。
まず、ｎ型組基板７の所定領域に、Ｐ型不純物層８の深
い部分と浅い部分とを同時に形成するため、浅い部分と
なるところには、注入時のマスクとなるべきレジスト９
によってパターンニングする。（このときレジストのか
わりに酸化膜や窒化膜でも注入条件、膜厚を制御するこ
とで代用できる。）そして、ホウ素を全面注入して第２
図（ＩＬ）の構造を得る。その後、第２図（ｂｌの構造
を得るまで異方性エツチングによりＳ通板７中の深いＰ
型頭域８をエツチングする。本実施例では、閾値制御の
ためのチャンネル領域への不純物拡散は、あらかじめ８
１基板の濃度を適切に選んだため必要とし６へ−７ なかったが、必要な場合は、気相拡散にて行なってもよ
い。
い部分と浅い部分とを同時に形成するため、浅い部分と
なるところには、注入時のマスクとなるべきレジスト９
によってパターンニングする。（このときレジストのか
わりに酸化膜や窒化膜でも注入条件、膜厚を制御するこ
とで代用できる。）そして、ホウ素を全面注入して第２
図（ＩＬ）の構造を得る。その後、第２図（ｂｌの構造
を得るまで異方性エツチングによりＳ通板７中の深いＰ
型頭域８をエツチングする。本実施例では、閾値制御の
ためのチャンネル領域への不純物拡散は、あらかじめ８
１基板の濃度を適切に選んだため必要とし６へ−７ なかったが、必要な場合は、気相拡散にて行なってもよ
い。
次に、第２図（Ｃ１に示したように拡散層とＳ１基板と
の不純物濃度の違いによる酸化速度の差（拡散層上が８
１基板上よりも速い）を利用して、熱酸化処理によって
凹部側壁にはゲート酸化膜３、Ｐ型不純物層上には絶縁
用酸化膜４を同時に形成し、ひきつづきＰ型不純物を活
性化しエツチングによりコンタクト窓５を形成する。つ
づいて、多結晶シリコン１０を堆積し、レジストパター
ンを第２図（（１）に示したように形成する。その後、
異方性エツチングにより多結晶ポリシリコン１ｏをエツ
チングして、第２図（ｅ）に示したように多結晶シリコ
ンによる第１ゲート電極１１．第２ゲート電極１２゜ソ
ース・ドレイン電極１３を形成し、ＰチャンネルＭＯ３
型インバータを実現する。また、本発明の応用例として
、第３図に示したような高耐圧ＭＯ３）ランジスタも実
現できる。
の不純物濃度の違いによる酸化速度の差（拡散層上が８
１基板上よりも速い）を利用して、熱酸化処理によって
凹部側壁にはゲート酸化膜３、Ｐ型不純物層上には絶縁
用酸化膜４を同時に形成し、ひきつづきＰ型不純物を活
性化しエツチングによりコンタクト窓５を形成する。つ
づいて、多結晶シリコン１０を堆積し、レジストパター
ンを第２図（（１）に示したように形成する。その後、
異方性エツチングにより多結晶ポリシリコン１ｏをエツ
チングして、第２図（ｅ）に示したように多結晶シリコ
ンによる第１ゲート電極１１．第２ゲート電極１２゜ソ
ース・ドレイン電極１３を形成し、ＰチャンネルＭＯ３
型インバータを実現する。また、本発明の応用例として
、第３図に示したような高耐圧ＭＯ３）ランジスタも実
現できる。
発明の効果
本発明によれば、半導体基板に凹凸を形成し、６ ″
・ ＭＯＳトランジスタを実現することにより、製造工程が
短縮でき、集積度を向上させ、しかも、微細化に伴う短
チャンネル効果やホットエレクトロンによる問題を発生
しないデバイスが達成できる。
・ ＭＯＳトランジスタを実現することにより、製造工程が
短縮でき、集積度を向上させ、しかも、微細化に伴う短
チャンネル効果やホットエレクトロンによる問題を発生
しないデバイスが達成できる。
第１図は、従来のｎチャンネルＭＯＳトランジスタの断
面図、第２図（ａ）〜（６１は、本発明の用いたＰチャ
ンネルＭＯＳトランジスタの製造工程を示す断面図、第
３図は、本発明を用℃・た高耐圧ＰチャンネルＭＯＳト
ランジスタの断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・１ト
型不純物層、３・・・・・・ゲート酸化膜、４・・・・
・・層間絶縁用酸化膜、６・・・・・・多結晶シリコン
ゲート電極、６・・・・・アルミニウムのソース・ドレ
イン電極、７・・・・・ｎ型シリコン基板、８・・・・
・・Ｐ−＋−型不純物層、９・・・・・・レジスト、１
０・・・・・・多結晶シリコン、１１・・・・・・第１
多結晶シリコンゲート電極、１２・・・・第２多結晶シ
リコンゲート電極、１３・・・・・・ソース・ドレイン
多結晶シリコン電極、１４・・・・・・ト不純物層。 代理人の氏名 弁理士 中 尾 敏 男 はが１名Ｃｑ
面図、第２図（ａ）〜（６１は、本発明の用いたＰチャ
ンネルＭＯＳトランジスタの製造工程を示す断面図、第
３図は、本発明を用℃・た高耐圧ＰチャンネルＭＯＳト
ランジスタの断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・１ト
型不純物層、３・・・・・・ゲート酸化膜、４・・・・
・・層間絶縁用酸化膜、６・・・・・・多結晶シリコン
ゲート電極、６・・・・・アルミニウムのソース・ドレ
イン電極、７・・・・・ｎ型シリコン基板、８・・・・
・・Ｐ−＋−型不純物層、９・・・・・・レジスト、１
０・・・・・・多結晶シリコン、１１・・・・・・第１
多結晶シリコンゲート電極、１２・・・・第２多結晶シ
リコンゲート電極、１３・・・・・・ソース・ドレイン
多結晶シリコン電極、１４・・・・・・ト不純物層。 代理人の氏名 弁理士 中 尾 敏 男 はが１名Ｃｑ
Claims (1)
- 一導電型半導体基板の所定領域に反対導電型の不純物を
注入し、反対導電型不純物層の深い部分と浅い部分とを
選択的に形成する工程と、この後異方性エッチングによ
り基板表面に凹凸を形成する工程と、前記凹凸を有する
基板表面に酸化膜を形成し、導電型不純物を活性化する
工程と、異方性エッチングにより所望の位置に前記酸化
膜を残す工程と、前記酸化膜上にゲート電極および前記
反対導電型不純物層上にソース・ドレイン電極を形成す
る工程とをそなえたことを特徴とするＭＯＳ型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15965884A JPS6136974A (ja) | 1984-07-30 | 1984-07-30 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15965884A JPS6136974A (ja) | 1984-07-30 | 1984-07-30 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6136974A true JPS6136974A (ja) | 1986-02-21 |
| JPH0527995B2 JPH0527995B2 (ja) | 1993-04-22 |
Family
ID=15698512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15965884A Granted JPS6136974A (ja) | 1984-07-30 | 1984-07-30 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292677A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 半導体集積回路装置 |
| JP2007067357A (ja) * | 2005-08-30 | 2007-03-15 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566448A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type integrated circuit device |
-
1984
- 1984-07-30 JP JP15965884A patent/JPS6136974A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566448A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292677A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 半導体集積回路装置 |
| JP2007067357A (ja) * | 2005-08-30 | 2007-03-15 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| KR100701701B1 (ko) * | 2005-08-30 | 2007-03-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| US7268391B2 (en) | 2005-08-30 | 2007-09-11 | Hynix Semiconductor Inc. | Semiconductor device having an under stepped gate for preventing gate failure and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527995B2 (ja) | 1993-04-22 |
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