JPH02309679A - 絶縁ゲート電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パワーＭＯ３ＦＥＴ及び伝導度変調型ＭＯ３
ＦＥＴ（以下単ニｒ　Ｇ　Ｂ　Ｔ　ト略す）の絶縁ゲー
ト電界効果型トランジスタに関し、特にゲート膜上にソ
ース領域を備えた重層構造の絶縁ゲート電界効果型トラ
ンジスタに関する。

〔従来の技術〕

例えば、従来のパワーＭＯ３ＦＥＴの構造は、第４図に
示すように、高濃度Ｎ型のドレイン層ｌ上に形成された
低濃度Ｎ型のドレイン・ドリフト領域２と、この上にゲ
ート酸化膜３を介して形成されたポリシリコン４直下４
と、ポリシリコンゲート４をマスクとして２重拡散によ
り形成された高濃度Ｐ型のチャネル拡散領域５及び高濃
度Ｎ型のソース領域６と、このソース領域６に導電接触
するソース電極７と、ソース電極７とポリシリコンゲー
ト４とを絶縁する層間絶縁膜８と、基板の裏面側に被着
されたドレイン電極９とを有する。

これは、ポリシリコン４直下のチャネル拡散領域５表面
に形成されるチャネル反転層９を介してソース領域６か
らドレイン・ドリフト領域２へ電子が横方向に流れた後
、ドレイン電極９に向は縦方向に流れるものである。

またＩＧＢＴの構造は、第４図に示す構造においてドレ
イン層ｌの下に高濃度Ｐ型の少数キャリア（正孔）注入
層を備えたものであり、Ｍ２Ｓ部の構造は上記パワーＭ
Ｏ３ＦＥＴと変わりがない。

ところで、上記縦型構造のパワーＭＯ５ＦＥＴのオン抵
抗は、Ｍ２Ｓ部のチャネル抵抗とドレイン・ドリフト領
域２の抵抗との和としてほぼ現すことができる。ビレ１
°ン・ドリフト領域２の抵抗は主にその厚さによって決
定され、その厚さは耐圧によってほぼ一義的に決まって
しまうので、同耐圧を維持しながらドレイン・ドリフト
領域２の抵抗を下げることはできない。一方、チャネル
抵抗を小さくするには、短チヤネル化などを実現するパ
ターンの微細化が必要である。

〔発明が解決しようとする課題〕

しかしながら、上記ＭＯ３部構造の絶縁ゲート電界効果
型トランジスタにあっては、次の問題点がある。

即ち、相隣るポリシリコンゲート４．４間の距離ａは１
０μｍ前後が限界で、それ以下の微細化は技術的困難さ
と歩留りの低下を招く。その理由は、セルの大きさでも
ある平面距離ａの内には、層間絶縁膜８のパターニング
及びソース領域６とソース電極７とのコンタクト形成が
含まれており、層間絶縁膜８のパターニング寸法すはソ
ース電極６と半導体とのコンタクト寸法であるので、こ
れを余り小さくすると、その接触抵抗が大きくなり、か
つソース領域６との接触がもてなくなるからである。ま
た、距離ａを小さくしてパターニング寸法すとの差を小
さくすると、パターニングずれや絶縁膜８のサイドエッ
チ等によりソース電極６とポリシリコンゲート４との接
触が起こり、素子不良となる可能性が大きい。つまり、
相隣るポリシリコンゲート間には複数のフォトリソグラ
フィ一工程により各領域を作り込んだ構造を有している
ため、Ｍ２Ｓ部の微細化には限度があり、チャネル抵抗
の大幅低減が困難であった。

そこで、本発明の課題は、相隣るゲート間にソース領域
及びソース電極のコンタクト部を設けずに、ゲート膜上
にソース領域を設けた重層構造を採用することによって
、パターニングの微細化を容易にし、チャネル抵抗の大
幅低減を実現する絶縁ゲート電界効果型トランジスタを
提供することにある。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の講じた手段は、第
１の電極（例えばドレイン電極）と導通する第１導電型
半導体層（例えばドレイン領域）上に絶縁膜で包囲され
たゲート電極膜（例えばポリシリコンゲート）を形成し
、そのゲート電極膜上に上記絶縁膜を介して形成され、
第２の電極（例えばソース電極）と導通する第１導電型
領域（例えばソース領域）を設け、上記絶縁膜を挟んで
上記ゲート電極膜に隣接しており、第１導電型半導体層
及び第１導電型領域の双方に接する第２導電型領域（例
えばチャネル拡散領域）を形成したものである。

〔作用〕

かかる手段によれば、相隣るゲート電極膜間には第１導
電型領域（例えばソース領域）が存在せず、第２導電型
領域（例えばチャネル拡散領域）のみが存在している。

また第２導電型領域内に形成されるチャネル反転層はゲ
ート電極膜の側端に沿った絶縁膜に面しており、ゲート
電極膜の膜厚方向く縦方向）に配向している。したがっ
て、ゲート電極膜の隣にソース領域に導通する電極を形
成する必要がなく、ゲート電極膜上にソース領域及びそ
のソースコンタクトは重層構造として構成しているので
、従来に比してパターニングの微細化が可能で、またチ
ャネル長はゲート電極膜の厚さ程度に限定できるので、
チャネル抵抗の大幅低減が実現される。更にゲート電極
膜上にソース領域が形成されているので、ソース電極は
そのソース領域全面と接触させることができ、ウェハー
プロセスが簡単で歩留りが向上する。

〔実施例〕

次に、本発明の実施例を添付図面に基づいて説明する。

第１図は本発明に係る絶縁ゲート電界効果型トランジス
タの実施例を示す縦断面図である。

図中、■は高濃度Ｎ型のドレイン層で、この上には低濃
度Ｎ型のドレイン・ドリフト領域２が形成されている。

ドレイン・ドリフト領域２上にはシリコン酸化膜１４ａ
に包囲されたポリシリコンゲート１４が形成されている
。更にポリシリコンゲート１４上にはシリコン酸化膜１
４ａを介して高濃度Ｎ型のソース領域１５が形成されて
いる。したがって、ドレイン層１．ドレイン・ドリフト
領域２．ポリシリコンゲー目４及びソース領域１５は重
層構造を構成している。相離れたポリシリコンゲート１
４の間にはＰ型のチャネル拡散領域１６が形成されてい
る。このチャネル拡散領域１６はポリシリコンゲー目４
の側端部のシリコン酸化膜１４ａに臨み、ポリシリコン
ゲー［４上のソース領域１５に接している。

１７はソース領域１５０表面全域にほぼ接触するソース
電極で、９は基板の裏面側に被着されたドレイン電極で
ある。

このようなポリシリコンゲー）１４上にソース領域１５
を備えた重層構造においては、チャネル反転層１８はポ
リシリコンゲート１４の側端部の周りに生成され、ポリ
シリコンゲー目４の厚さ程度のチャネル長を有する。相
離れたポリシリコンゲート１４間の領域にはＰ型のチャ
ネル拡散領域１６が形成されているだけであるから、セ
ルの大きさＡは１μｍ程度にまで設定することができ、
相対的にポリシリコンゲート１４の幅及び厚みの微細化
が実現され、チャネル抵抗の低減と素子占有面積の縮小
化が図れる。ポリシリコンゲート１４の表面がソース領
域１５で一杯に覆われると、チャネル反転層１８の長さ
はポリシリコンゲート１４の厚みにほぼ限定される。即
ち、チャネル反転層１８の配向方向はポリシリコンゲー
ト１４の面方向を主体とするものでなく、その厚み方向
を主体とするものであるから、かかる点からも短チヤネ
ル化によるチャネル抵抗の低減を大幅に図ることができ
る。またポリシリコンゲート１４上にソース領域１５を
設けることにより、ソース電極１７のソース領域１５へ
のコンタクトはソース領域１５の表面全域となり、ウェ
ハープロセス上好都合で歩留りも向上する。

かようなポリシリコンゲート１４上にソース領域１５を
形成した重層構造をＩＧＢＴに適用した場合、次の利点
を有する。ＩＧＢＴは多数キャリアだけでなく、少数キ
ャリアも流すので、Ｐ型のチャネル拡散領域１６にも電
流が流れる。このため、従来はチャネル拡散領域の電位
がソース領域のそれより上昇する場合が起こり、Ｎ型の
ソース領域、Ｐ型のチャネル拡散領域及びＮ型のドレイ
ン・ドリフト領域で構成される寄生ＮＰＮ　）ランジス
タが作動してラフチアツブが発生し易い。しかしながら
、本実施例の構造においては、チャネル拡散領域１６と
ソース電極１７とのコンタクトがソース領域１５とソー
ス電極１７のコンタクトより基板側に形成できるので、
チャネル拡散領域１６の電位上昇が抑制され、ラッチア
ップ防止に寄与する。

次に、上記実施例の製造方法を第２図に基づいて説明す
る。

まず第２図（Ａ）に示す如く、ドレイン・ドリフト領域
２を備えた基板の表面を熱酸化させてゲート酸化膜とし
て用いるべきシリコン酸化膜２ａを形成する。次に第２
図（Ｂ）に示す如く、シリコン酸化膜２ａ上にＣＶＤ法
によりポリシリコン層２０を堆積させる。次にポリシリ
コン層２０ａをバターニングして第２図（Ｃ）に示す如
くのポリシリコンゲート１４を形成した後、露出した部
分のシリコン酸化膜２ａを第２図（Ｄ）の如くバターニ
ングにより除去する。次に再度熱酸化により第２図（Ｅ
）に示すようにポリシリコンゲート１４の側面及び上面
にシリコン酸化膜２１ａを形成した後、ポリシリコンゲ
ート１４以外のシリコン酸化膜２１ａを第２図（Ｄ＞の
ように除去する。この結果、ポ　　　′リシリコンゲー
ト１４はシリコン酸化膜２ａ、２１ａによって包囲され
る。次に第２図（Ｇ）に示すように、全面に亘りＣＶＤ
法によってポリシリコン層２２を堆積した後、このポリ
シリコン層２２をレーザー照射又は７０−ティングゾー
ン法等によって再結晶化し、第２図（Ｈ）に示す単結晶
層２３を得る。次に、単結晶層２３の全面にボロンをイ
オン注入等で導入した後、熱拡散により第２図（１）に
示すＰ型拡散領域２４を形成する。次にポリシリコンゲ
ート１４上に選択的にイオン注入等を施し、第２図（Ｊ
）に示すように、高濃度Ｎ型のソース領域１５を形成す
る。これにより、先に形成されたＰ型拡散領域２４の残
部領域はチャネル拡散領域１６となる。次に、ソース領
域１５表面に接触するソース電極１７を被着する。

この製造方法の特徴は、ポリシリコンゲート１４の下面
にシリコン酸化膜２ａを予め形成した後、ポリシリコン
ゲート１４の残る面（側面及び上面）にシリコン酸化膜
２１ａを形成し、しかる後ポリシリコンゲート１４の下
面レベルからポリシリコン層２２を堆積し、これを再結
晶させる点にある。

第３図（Ａ）乃至（Ｈ）は本実施例の構造を得るための
別の製造方法を説明する半導体縦断面図である。この製
造方法においては、まず第３図（Ａ）に示すように、ド
レイン・ドリフト領域２を備えた基板の表面にゲートを
埋め込むべき満引をエツチングにより形成する。次に第
３図（Ｂ）に示すように、熱酸化等により満引内も含め
た基板表面にシリコン酸化膜３２を形成する。次に第３
図（Ｃ）に示すように、ＣＶＤ法によりポリシリコン層
３３を堆積した後、第３図（Ｄ＞に示す如く、エッチバ
ック等による平坦化技術で表面を平坦にする。これによ
り溝内に埋め込まれたポリシリコンはポリシリコンゲー
ト１４となる。次に第３図（Ｅ）に示す如く、露出した
ドレイン・ドリフト領域２の上面及びポリシリコンゲー
ト１４の表面を熱酸化してシリコン酸化膜３４を形成し
た後、第３図（Ｆ）に示す如く、ポリシリコンゲート１
４以外のシリコ、ン酸化膜を除去する。これによりポリ
シリコンゲート１４はシリコン酸化膜３２．３４によっ
て包囲される。次に第３図（Ｇ）に示すように、ＣＶＤ
法により全面にポリシリコン層３５を堆積した後、第３
図（Ｈ）に示す如く、このポリシリコン層３５をレーザ
ー照射又はフローティングゾーン法等によって再結晶化
し、単結晶層３６を得る。この後のプロセスは先の製造
方法における第２図（Ｊ）以降と同様である。

この製造方法の特徴は、ポリシリコンゲート１４の下面
及び側面にシリコン酸化膜３２を予め形成した後、ポリ
シリコンゲート１４の上面にシリコン酸化膜３４を形成
し、しかる後ポリシリコンゲート１４の一ヒ面レベルか
らポリシリコン層３５を堆積し、これを再結晶化させる
点にある。

〔発明の効果〕

以上説明したように、本発明に係る絶縁ゲート電界効果
型トランジスタは、第１導電型半導体層上で絶縁膜に包
囲されたゲート電極膜上に第１導電型領域を形成した重
層構造の側部において、第１導電型半導体層及び第１導
電型領域の双方に接する第２導電型領域を設けた点に特
徴を有するものであるから、次の効果を奏する。

■上記重層構造の側部にはチャネル反転層を生成すべき
第２導電型領域のみが存在し、ソース領域としての第１
導電型領域及びその電極コンタクト部が存在しないので
、従来構造に比してＭ２Ｓ部の微細化が大幅に実現され
る。また、チャネル反転層はゲート電極膜の厚さ方向へ
主体的に配向しているから、この点からも一層の短チヤ
ネル化が実現され、チャネル抵抗の大幅低減が図れる。

■ドレイン領域、ゲート電極及びソース領域で構成され
る重層構造の別の利益としては、ソース電極の取り出し
が製造プロセス上簡単であり、またＩＧＢＴへの適用に
おいては、ソース電極と第２導電型領域との接触部位を
第１導電型半導体層側に近づけることが可能で、寄生ト
ランジスタのベース領域としても機能する第２導電型領
域の電位上昇を抑制できるので、ラッチアップの防止に
寄与する。

【図面の簡単な説明】

第１図は本発明に係る絶縁ゲート電界効果型トランジス
タの実施例を示す縦断面図である。 第２図（Ａ＞乃至（Ｋ）は同実施例の構造を得るための
製造方法を説明する縦断面図である。 第３図（Ａ）乃至（Ｈ）は同構造を得るための別の製造
方法を説明する縦断面図である。 第４図は従来の絶縁ゲート電界効果型トランジスタの一
例を示す縦断面図である。 〔符号の説明〕 １　ドレイン層、２　ドレイン・ドリフト領域、９　ド
レイン電極、１４　　ポリシリコンゲート、１４ａ　　
シリコン酸化膜、１５　　ソース領域、１６　　チャネ
ル拡散領域、１７　　ソース電極、１８　　チャネル反
転層、２　ａ、　２１ａ、　３２．３４シリコン酸化膜
、２０、２２．３３．３５　　ポリシリコン層、２３゜
３６　　単結１４ａ・−、シリコン酸化膜 第１図 第　　２　　図　（その１） 第　　２　　図　（その２） 第　　３　　図　（その１） 第　　３　　図　（その２） 第４図

Claims (1)

【特許請求の範囲】
1. １）第１の電極と導通する第１導電型半導体層上で絶縁
   膜に包囲されたゲート電極膜と、該ゲート電極膜上に該
   絶縁膜を介して形成され、第２の電極と導通する第１導
   電型領域と、該絶縁膜を挟んで該ゲート電極膜に隣接し
   、第１導電型半導体層及び第１導電型領域の双方に接す
   る第２導電型領域とを有することを特徴とする絶縁ゲー
   ト電界効果型トランジスタ。