JPH02105576A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH02105576A JPH02105576A JP25852188A JP25852188A JPH02105576A JP H02105576 A JPH02105576 A JP H02105576A JP 25852188 A JP25852188 A JP 25852188A JP 25852188 A JP25852188 A JP 25852188A JP H02105576 A JPH02105576 A JP H02105576A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- gate electrode
- substrate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特に高集積化に
適しなＭＯＳ電界効果トランジスタに関する。
適しなＭＯＳ電界効果トランジスタに関する。
ＭＯＳ電界効果トランジスタとして最も一般的なシリコ
ン・ゲート型電界効果トランジスタの基本構造は、通常
、Ｐ型シリコン基板上にシリコン・ゲート電極を用いて
自己整合的に形成されたＮ型のソース、ドレイン領域と
ゲート電極下のチャネル領域とからなる。
ン・ゲート型電界効果トランジスタの基本構造は、通常
、Ｐ型シリコン基板上にシリコン・ゲート電極を用いて
自己整合的に形成されたＮ型のソース、ドレイン領域と
ゲート電極下のチャネル領域とからなる。
この構造のＭＯＳ電界効果トランジスタはチャンネル長
が短くチャネル幅が広い程大きな電流が得られる。しか
し、チャネル長はソース、ドレイン間の耐圧等の問題が
からむので一定の値以下には短かくすることはできない
ので、定まったチャネル長のもとでは、チャネル幅を変
えて所望の電流値を得るのが通常である。従って、特別
に大電流を必要とする場合ではチャネル長が大きくなる
ため、素子サイズが大きくなり、高集積化に不向きにな
る。
が短くチャネル幅が広い程大きな電流が得られる。しか
し、チャネル長はソース、ドレイン間の耐圧等の問題が
からむので一定の値以下には短かくすることはできない
ので、定まったチャネル長のもとでは、チャネル幅を変
えて所望の電流値を得るのが通常である。従って、特別
に大電流を必要とする場合ではチャネル長が大きくなる
ため、素子サイズが大きくなり、高集積化に不向きにな
る。
本発明の目的は、素子サイズを特に大きくすることはな
く、大電流を制御することのできる電界効果トランジス
タを提供することである。
く、大電流を制御することのできる電界効果トランジス
タを提供することである。
本発明によれば、電界効果トランジスタは、−導電型の
シリコン基板と、前記シリコン基板の−１面上に設けら
れる縦溝の内壁に沿って形成されるゲート酸化膜および
溝内を埋める多結晶シリコン・ゲート電極と、前記多結
晶シリコン・ゲート電極の互いに対向する側壁とゲート
酸化膜を介して接するようにそれぞれ形成される逆導電
型不純物の高ドープ多結晶シリコン層のソース、ドレイ
ン領域とを含んで構成される。
シリコン基板と、前記シリコン基板の−１面上に設けら
れる縦溝の内壁に沿って形成されるゲート酸化膜および
溝内を埋める多結晶シリコン・ゲート電極と、前記多結
晶シリコン・ゲート電極の互いに対向する側壁とゲート
酸化膜を介して接するようにそれぞれ形成される逆導電
型不純物の高ドープ多結晶シリコン層のソース、ドレイ
ン領域とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）および（ｂ）、（Ｃ）はそれぞれ本発明の
一実施例を示すＭＯ３電界効果トランジスタの平面図お
よびそのＡ−Ａ” 、Ｂ−Ｂ’断面図である。本実施例
によれば、本発明の電界効果トランジスタは、Ｐ型シリ
コン基板１およびフィールド絶縁膜２と、このシリコン
基板１の面上に設けられた縦溝の内壁に沿って形成され
たゲート酸化膜３および溝内を埋める多結晶シリコン・
ゲート電極４と、この縦溝内の多結晶シリコン・ゲート
電極４の側壁とゲート酸化膜３を介して接しその側面に
沿ってチャネル領域５を形成するように設けられたソー
ス、ドレインのリン・ドープ多結晶シリコン層６とを含
む、ここで、７および８はそれぞれ層間絶縁膜および多
結晶シリコン配線層、また９、１０および１１はゲート
、ソースおよびトレインの引出アルミ電極をそれぞれ示
している。
一実施例を示すＭＯ３電界効果トランジスタの平面図お
よびそのＡ−Ａ” 、Ｂ−Ｂ’断面図である。本実施例
によれば、本発明の電界効果トランジスタは、Ｐ型シリ
コン基板１およびフィールド絶縁膜２と、このシリコン
基板１の面上に設けられた縦溝の内壁に沿って形成され
たゲート酸化膜３および溝内を埋める多結晶シリコン・
ゲート電極４と、この縦溝内の多結晶シリコン・ゲート
電極４の側壁とゲート酸化膜３を介して接しその側面に
沿ってチャネル領域５を形成するように設けられたソー
ス、ドレインのリン・ドープ多結晶シリコン層６とを含
む、ここで、７および８はそれぞれ層間絶縁膜および多
結晶シリコン配線層、また９、１０および１１はゲート
、ソースおよびトレインの引出アルミ電極をそれぞれ示
している。
上記実施例から明らかなように、本発明によれば、チャ
ネル領域は基板の溝内に埋め込まれたゲート電極を取巻
くように幅広く形成されるので大電流を容易に制御し得
る他、基板占有面績当りのチャネル幅を大きく設定し得
るので、同じチャネル幅をもつ従来構造のものより格段
に高集積化することが可能である。すなわち、チャネル
長３μｍ、チャネル幅１１μｍのものについて比較した
場合、ゲート電極を幅１μｍ、深さ５μｍの溝内に収め
ただけで面積５μ♂のチャネル領域を得ることができる
のに対し、従来構造では同じ面積のチャネル領域を形成
するのに３３μ♂の基板面積を占有する必要があるので
約６倍の集積化が可能となる。
ネル領域は基板の溝内に埋め込まれたゲート電極を取巻
くように幅広く形成されるので大電流を容易に制御し得
る他、基板占有面績当りのチャネル幅を大きく設定し得
るので、同じチャネル幅をもつ従来構造のものより格段
に高集積化することが可能である。すなわち、チャネル
長３μｍ、チャネル幅１１μｍのものについて比較した
場合、ゲート電極を幅１μｍ、深さ５μｍの溝内に収め
ただけで面積５μ♂のチャネル領域を得ることができる
のに対し、従来構造では同じ面積のチャネル領域を形成
するのに３３μ♂の基板面積を占有する必要があるので
約６倍の集積化が可能となる。
第２図（ａ）〜（ｆ）および（ｄ′）〜（ｆ′）は上記
実施例の製造方法の一つを示す工程順序図で、それぞれ
は同じ工程をＡ−Ａ’およびＢ−Ｂ′の異なる断面方向
から眺めた状態図として描かれたものである。すなわち
、第２図（ａ）（ｂ）に示すように、Ｐ型シリコン基板
１上にシリコン酸化膜１２がまず形成され、ついでこの
一部が異方性エツチング法で選択的に開口され、これを
マスクとして深さ５μｍの第１の渭１３ａ、１３ｂがそ
れぞれ同じく異方性エツチング法を用いてシリコン基板
１上に互いに離間して形成される。つぎにＮ型不純物〔
例えば、リン（Ｐ）〕をドープした多結晶シリコン材を
堆積し、異方性エツチングを行い溝内にのみこの多結晶
シリコン材を残して第１の溝１３ａ、１３ｂを埋め込み
、リン・ドープ多結晶シリコンＮ６から成るソース、ド
レイン領域を形成する〔第２図（ｃ）参照〕、ついで、
不要となったマスク材のシリコン酸化膜１２をフッ酸に
よりエツチングして全面除去した後、ＣＶＤ法等を用い
てシリコン酸化Ｍ１４を再び全面に堆積し、フォト・リ
ソグラフィー技術によりこのシリコン酸化膜１４を選択
的に開口する。この際、ソース、ドレイン領域となるリ
ン・ドープ多結晶シリコン層６の一部を異方性エツチン
グして第２の溝１５を第１の溝１３ａ、１３ｂよりも浅
く形成する〔第２図（ｄ）および（ｄ′）参照〕、つい
で、温度９５０℃で第２の溝１５の底面及び側面を熱酸
化して厚さ５００Ａのゲート酸化膜３を形成し、更にイ
オン注入法を用いて第２の？ｌ１１５の底面及び側面に
ボロンを注入しチャンネル領域５を作る〔第２図（ｅ）
および（ｅ′）参照〕。つぎに、この第２の渭１５を含
むシリコン基板１の全面に再び多結晶シリコンを堆積し
リン拡散した後、フォト・リソグラフィーによりバター
ニングして多結晶シリコン・ゲート電極４および配線層
８をそれぞれ形成する〔第２図（ｆ）および（ｆ′）参
照〕。これ以降は通常の技術を用いて、眉間絶縁膜７を
形成し、ソース、ドレインおよびゲート領域上をそれぞ
れ開口して、各引出アルミ電極１０．１１および９をそ
れぞれ形成すれば完成する。
実施例の製造方法の一つを示す工程順序図で、それぞれ
は同じ工程をＡ−Ａ’およびＢ−Ｂ′の異なる断面方向
から眺めた状態図として描かれたものである。すなわち
、第２図（ａ）（ｂ）に示すように、Ｐ型シリコン基板
１上にシリコン酸化膜１２がまず形成され、ついでこの
一部が異方性エツチング法で選択的に開口され、これを
マスクとして深さ５μｍの第１の渭１３ａ、１３ｂがそ
れぞれ同じく異方性エツチング法を用いてシリコン基板
１上に互いに離間して形成される。つぎにＮ型不純物〔
例えば、リン（Ｐ）〕をドープした多結晶シリコン材を
堆積し、異方性エツチングを行い溝内にのみこの多結晶
シリコン材を残して第１の溝１３ａ、１３ｂを埋め込み
、リン・ドープ多結晶シリコンＮ６から成るソース、ド
レイン領域を形成する〔第２図（ｃ）参照〕、ついで、
不要となったマスク材のシリコン酸化膜１２をフッ酸に
よりエツチングして全面除去した後、ＣＶＤ法等を用い
てシリコン酸化Ｍ１４を再び全面に堆積し、フォト・リ
ソグラフィー技術によりこのシリコン酸化膜１４を選択
的に開口する。この際、ソース、ドレイン領域となるリ
ン・ドープ多結晶シリコン層６の一部を異方性エツチン
グして第２の溝１５を第１の溝１３ａ、１３ｂよりも浅
く形成する〔第２図（ｄ）および（ｄ′）参照〕、つい
で、温度９５０℃で第２の溝１５の底面及び側面を熱酸
化して厚さ５００Ａのゲート酸化膜３を形成し、更にイ
オン注入法を用いて第２の？ｌ１１５の底面及び側面に
ボロンを注入しチャンネル領域５を作る〔第２図（ｅ）
および（ｅ′）参照〕。つぎに、この第２の渭１５を含
むシリコン基板１の全面に再び多結晶シリコンを堆積し
リン拡散した後、フォト・リソグラフィーによりバター
ニングして多結晶シリコン・ゲート電極４および配線層
８をそれぞれ形成する〔第２図（ｆ）および（ｆ′）参
照〕。これ以降は通常の技術を用いて、眉間絶縁膜７を
形成し、ソース、ドレインおよびゲート領域上をそれぞ
れ開口して、各引出アルミ電極１０．１１および９をそ
れぞれ形成すれば完成する。
第３図（ａ）および（ｂ）はそれぞれ本発明の他の実施
例を示すＭＯＳ電界効果トランジスタの平面図およびそ
のｃ−ｃ’断面図である０本実施例によれば、Ｐ型シリ
コン基板１上には多結晶シリコン配線層８で共通接続さ
れた２つの多結晶シリコン・ゲート電極４ａ、４ｂが隣
接して形成される。従って、前実施例の２倍のチャネル
幅をもつＭＯＳ電界効果トランジスタを得ることができ
る他、基板表面直下にもチャネル領域５ｃを形成し得る
ので、前実施例に対し２倍以上の実効チャンネル幅をも
なせることができる。従って、高集積化に非常に有効な
素子構造となる。
例を示すＭＯＳ電界効果トランジスタの平面図およびそ
のｃ−ｃ’断面図である０本実施例によれば、Ｐ型シリ
コン基板１上には多結晶シリコン配線層８で共通接続さ
れた２つの多結晶シリコン・ゲート電極４ａ、４ｂが隣
接して形成される。従って、前実施例の２倍のチャネル
幅をもつＭＯＳ電界効果トランジスタを得ることができ
る他、基板表面直下にもチャネル領域５ｃを形成し得る
ので、前実施例に対し２倍以上の実効チャンネル幅をも
なせることができる。従って、高集積化に非常に有効な
素子構造となる。
以上はＮチャネルＭＯＳ電界効果トランジスタの場合に
ついて説明したがＰチャネルＭＯＳ電界効果トランジス
タについても容易に実施し得ることは明らかである。
ついて説明したがＰチャネルＭＯＳ電界効果トランジス
タについても容易に実施し得ることは明らかである。
以上詳細に説明したように、本発明によれば、ゲート電
極を基板内に埋込むことにより、基板表面のみを使う構
造のものよりも基板占有面積の小さな電界効果トランジ
スタを得ることができるので、半導体装置の高集積化を
容易に実現することができる。
極を基板内に埋込むことにより、基板表面のみを使う構
造のものよりも基板占有面積の小さな電界効果トランジ
スタを得ることができるので、半導体装置の高集積化を
容易に実現することができる。
第１図（ａ）および（ｂ）、（Ｃ）はそれぞれ本発明の
一実施例を示すＭＯＳ電界効果トランジスタの平面図お
よびそのＡ−Ａ” 、Ｂ−Ｂ’断面図、第２図（ａ）〜
（ｆ）および（ｄ′）〜（ｆ′）は上記実施例の製造方
法の一つを示す工程順序図、第３図（ａ）および（ｂ）
はそれぞれ本発明の他の実施例を示す平面図およびその
Ｃ−Ｃ′断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３．３ａ、３ｂ−・・ゲート酸化膜、４．４ａ。 ４ｂ・・・多結晶シリコン・ゲート電極、５．５ａ。 ５ｂ、５ｃ・・・チャネル領域、６・・・リンドープ多
結晶シリコン層（ソース、ドレイン領域）、７・・・層
間絶縁膜、８・・・多結晶シリコン配線層、９・・・ゲ
ート引出アルミ電極、１０・・・ソース引出アルミ電極
、１１・・・ドレイン引出アルミ電極、１２．１４・・
・シリコン酸化膜、１３ａ、１３ｂ・・・第１の溝、１
５・・・第２の溝。
一実施例を示すＭＯＳ電界効果トランジスタの平面図お
よびそのＡ−Ａ” 、Ｂ−Ｂ’断面図、第２図（ａ）〜
（ｆ）および（ｄ′）〜（ｆ′）は上記実施例の製造方
法の一つを示す工程順序図、第３図（ａ）および（ｂ）
はそれぞれ本発明の他の実施例を示す平面図およびその
Ｃ−Ｃ′断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３．３ａ、３ｂ−・・ゲート酸化膜、４．４ａ。 ４ｂ・・・多結晶シリコン・ゲート電極、５．５ａ。 ５ｂ、５ｃ・・・チャネル領域、６・・・リンドープ多
結晶シリコン層（ソース、ドレイン領域）、７・・・層
間絶縁膜、８・・・多結晶シリコン配線層、９・・・ゲ
ート引出アルミ電極、１０・・・ソース引出アルミ電極
、１１・・・ドレイン引出アルミ電極、１２．１４・・
・シリコン酸化膜、１３ａ、１３ｂ・・・第１の溝、１
５・・・第２の溝。
Claims (1)
- 一導電型のシリコン基板と、前記シリコン基板の一主面
上に設けられる縦溝の内壁に沿って形成されるゲート酸
化膜および溝内を埋める多結晶シリコン・ゲート電極と
、前記多結晶シリコン・ゲート電極の互いに対向する側
壁とゲート酸化膜を介して接するようにそれぞれ形成さ
れる逆導電型不純物の高ドープ多結晶シリコン層のソー
ス、ドレイン領域とを含むことを特徴とする電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852188A JPH02105576A (ja) | 1988-10-14 | 1988-10-14 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852188A JPH02105576A (ja) | 1988-10-14 | 1988-10-14 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105576A true JPH02105576A (ja) | 1990-04-18 |
Family
ID=17321367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25852188A Pending JPH02105576A (ja) | 1988-10-14 | 1988-10-14 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
| US5793082A (en) * | 1995-04-25 | 1998-08-11 | International Business Machines Corporation | Self-aligned gate sidewall spacer in a corrugated FET |
| US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192080A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Semiconductor device |
| JPH01304781A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-14 JP JP25852188A patent/JPH02105576A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192080A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Semiconductor device |
| JPH01304781A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
| US5793082A (en) * | 1995-04-25 | 1998-08-11 | International Business Machines Corporation | Self-aligned gate sidewall spacer in a corrugated FET |
| US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
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