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CN109979987A - 一种屏蔽栅功率器件及制造方法 - Google Patents

一种屏蔽栅功率器件及制造方法 Download PDF

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CN109979987A CN201711466675.5A CN201711466675A CN109979987A CN 109979987 A CN109979987 A CN 109979987A CN 201711466675 A CN201711466675 A CN 201711466675A CN 109979987 A CN109979987 A CN 109979987A
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李东升
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Sanrise Technology Co ltd
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Abstract

本发明属于半导体芯片技术领域，提供了一种屏蔽栅功率器件及制造方法，屏蔽栅功率器件包括了衬底、外延层、沟槽离子注入区、场氧化层、第一多晶层、栅极、栅极氧化层、阱区、源极、层间绝缘层以及金属层；所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率；通过采用较低电阻率的第一外延层覆盖在较高电阻率的第二外延层上使得外延层的电场降低，从而在相同厚度的外延层下获得更高的击穿电压。

Description

一种屏蔽栅功率器件及制造方法
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种屏蔽栅功率器件及制造方法。
背景技术
目前，随着半导体集成电路的不断发展，屏蔽栅(Shield Gate Trench，SGT)功率器件已成为一种用途广泛的功率器件。SGT器件作为中低压金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Efficient Transistor，MOSFET)中的一种新型器件结构可以将传统的沟槽型MOSFET的比导通电阻降为原来的二分之一甚至是五分之一。传统的屏蔽栅MOSFET可以利用其第一多晶层作为“体内场板”用于降低漂移区的电场，所以屏蔽栅MOSFET通常具有更低的导通电阻和更高的击穿电压(Breakdown Voltage，BV)。
然而，为了增加屏蔽栅MOSFET的击穿电压通常需要增加器件的外延层厚度，这对于减小器件的体积具有负面影响。
发明内容
本发明的目的在于提供一种屏蔽栅功率器件及制造方法，可以使得本发明中的屏蔽栅功率器件在具有在相同厚度的外延层时相比传统屏蔽栅功率器件具备更高的击穿电压。
本发明提供的屏蔽栅功率器件，包括：衬底、外延层、沟槽离子注入区、场氧化层、第一多晶层、栅极、栅极氧化层、阱区、源极、层间绝缘层以及金属层；所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率。
优选的，所述第一外延层的电阻率为0.16-0.50ohm*cm，所述第二外延层的电阻率为0.6-10ohm*cm。
优选的，所述沟槽离子注入区掺杂有P型元素。
优选的，所述P型元素为硼元素。
优选的，所述第一外延层与所述第二外延层均掺杂N型元素。
优选的，所述阱区掺杂有P型元素。
为了解决上述技术问题，本发明还提供了一种屏蔽栅功率器件的制造方法，包括以下步骤：
步骤一、在衬底上形成外延层，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率；
步骤二、在所述第一外延层表面淀积形成硬膜；
步骤三、对所述外延层进行沟槽刻蚀形成第一沟槽；
步骤四、对所述第一沟槽进行离子注入形成沟槽离子注入区；
步骤五、在所述第一沟槽中淀积形成场氧化层，所述场氧化层位于所述第一沟槽的侧壁和底部，所述场氧化层之间形成有第二沟槽；
步骤六、在所述第二沟槽中淀积形成第一多晶层；
步骤七、采用第一掩膜板对所述场氧化层进行刻蚀形成多个第三沟槽，多个所述第三沟槽与所述第一多晶层之间形成有栅氧化层；
步骤八、对所述第三沟槽进行淀积形成栅极；
步骤九、在所述第一外延层上形成阱区、源极、层间绝缘层、金属层，所述源极与所述第一多晶层连接。
优选的，所述第一多晶层由多晶硅组成。
优选的，所述第一外延层的电阻率为0.16-0.50ohm*cm，所述第二外延层的电阻率为0.6-10ohm*cm。
优选的，所述沟槽离子注入区的注入剂量为5e11-5e12个/cm2。
本发明提供的屏蔽栅功率器件及制造方法中，屏蔽栅功率器件包括了衬底、外延层、沟槽离子注入区、场氧化层、第一多晶层、栅极、栅极氧化层、阱区、源极、层间绝缘层以及金属层；所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率；通过采用较低电阻率的第一外延层覆盖在较高电阻率的第二外延层上使得外延层的电场降低，从而在相同厚度的外延层下获得更高的击穿电压。
附图说明
图1为本发明实施例一中提供的屏蔽栅功率器件结构示意图；
图2为本发明实施例一中提供的屏蔽栅功率器件与传统屏蔽栅功率器件的击穿电压与沟槽深度的关系图；
图3为本发明实施例中提供的屏蔽栅功率器件制造方法中的在衬底表面形成外延层的结构示意图；
图4为本发明实施例中提供的屏蔽栅功率器件制造方法中的在外延层表面形成硬膜的结构示意图；
图5为本发明实施例中提供的屏蔽栅功率器件制造方法中的形成第一沟槽的结构示意图；
图6为本发明实施例中提供的屏蔽栅功率器件制造方法中的形成沟槽离子注入区的结构示意图；
图7为本发明实施例中提供的屏蔽栅功率器件制造方法中的形成场氧化层的结构示意图；
图8为本发明实施例中提供的屏蔽栅功率器件制造方法中的形成第一多晶层的结构示意图；
图9为本发明实施例中提供的屏蔽栅功率器件制造方法中的形成第三沟槽的结构示意图；
图10为本发明实施例中提供的屏蔽栅功率器件制造方法中的形成栅极的结构示意图；
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
图1为本发明实施例一提供的一种屏蔽栅功率器件。如图1所示，本实施例中的屏蔽栅功率器件，包括：衬底1、第一外延层4、第二外延层2、沟槽离子注入区3、场氧化层5、第一多晶层6、栅极7、栅极氧化层8、阱区9、源极10、层间绝缘层11以及金属层12；第一外延层4位于第二外延层2上方，第二外延层2的电阻率大于第一外延层4的电阻率。
在本实施例中，第二外延层2位于衬底1上，第一外延层4形成于第二外延层2之上，衬底1与屏蔽栅功率器件的漏极连接，第一外延层4与第二外延层2形成的外延层中间形成有第一沟槽用于形成沟槽离子注入区3、场氧化层5、第一多晶层6、栅极7，具体的，沟槽离子注入区3位于沟槽底部位于第一外延层4区域，场氧化层5形成在第一沟槽的两侧壁上和沟道离子注入区3上方，场氧化层5的一截面为“U”形结构；具体地，场氧化层5位于第二外延层2区域，也可以部分延伸至第一外延层4区域；第一多晶层6位于沟槽侧壁形成的场氧化层5之中的第二沟槽中，即“U”形结构的凹槽中，第二沟槽两侧的场氧化层5的上层开设第三沟槽，并在两个第三沟槽形成有栅极7，栅极7与第一多晶层6之间、栅极7和第一外延层4之间形成有栅极氧化层8，即栅极氧化层8位于第三沟槽两侧；在第一沟槽两侧的第一外延层4表面形成有阱区9，在靠近场氧化层5的阱区9表面形成有源极10，在第一沟槽位置上方和沟槽位置两侧的源极10上方形成层间绝缘层11，在层间绝缘层11和没有被源极10覆盖的阱区9表面形成有金属层12。
在本实施例中，源极10和第一多晶层通过通孔连接，具体的，通孔中填充有金属。
在本实施例中，屏蔽栅功率器件的衬底1中掺杂有N型元素，源极10中掺杂有大量的N型元素形成重掺杂源极10。
在工作状态中，第一多晶层6发挥场板的作用与第一外延层4形成的漂移区进行耗尽，在120V-250V的击穿电压的屏蔽栅功率器件中，通常外延层的掺杂浓度较低，此时会导致屏蔽栅功率器件的导通电阻大大增加，由于第一外延层4的电阻率低于第二外延层2的电阻率，使得第一多晶层6在漏极端电压较低时便发挥场板的作用对第一外延层4中的漂移区进行横向耗尽，使得第一多晶层6与漂移区之间的耗尽电压较低从而提升了屏蔽栅功率器件的击穿电压，相对于传统的屏蔽栅功率器件，本实施例中的具有双层外延层的屏蔽栅功率器件的击穿电压与具有同样厚度的外延层的传统屏蔽栅功率器件的击穿电压具有极大的改善，从图2可以看到，随着SGT器件的沟槽深度增加，SGT器件的击穿电压也是逐渐增加最后开始下降，在沟槽深度达到5.6微米时达到最高200V的击穿电压，具体的，图2中的传统SGT器件在外延层厚度为12um时的击穿电压为150V，本发明SGT器件的外延层厚度为12um，其中第一外延层4厚度为6um，第二外延层2厚度为6um，第一外延层4的电阻率为0.36ohm*cm，第二外延层2的电阻率为1.2ohm*cm，此时本发明SGT器件的击穿电压在同样的沟槽深度和外延层厚度时击穿电压达到175V，并随着沟槽深度的增加，本发明SGT器件的击穿电压也逐渐增加，最终在沟槽深度达到6.5um时击穿电压达到200V，在沟槽深度大于6.5um后本发明SGT器件的击穿电压开始逐渐降低。
在本实施例中，外延层的厚度越大，屏蔽栅功率器件的击穿电压越大，外延层的掺杂浓度越高，屏蔽栅功率器件的击穿电压电压越低。在外延层具有同样厚度的情况下，屏蔽栅功率器件的击穿电压相同，由于第一外延层4的电阻率小于第二外延层2的电阻率，此时，屏蔽栅功率器件的导通电压降低，与阱区9接触的第一外延层4与栅极7之间具有栅极氧化层8，第一多晶层6在屏蔽栅功率器件的反向偏压还较小时便对第一外延层4中形成的漂移区进行耗尽，并随着屏蔽栅功率器件的反向偏压逐渐增加，耗尽层逐渐下移，第二外延层2此时较高的电阻率避免了屏蔽栅功率器件的击穿电压的降低。
作为本发明一优选实施例，第一外延层4的电阻率为0.16-0.50ohm*cm，所述第二外延层2的电阻率为0.6-10ohm*cm。具体的，第一外延层4和第二外延层2的材料和掺杂浓度可以根据器件设计的需要而进行调整以改变其电阻率。
作为本发明一优选实施例，沟槽离子注入区3掺杂有P型元素。具体的，P型元素包括硼、镓、铟等第三主族元素，沟槽离子注入区3掺杂的P型元素的浓度可以影响屏蔽栅功率器件的阈值电压，掺杂的P型元素浓度越大，屏蔽栅功率器件的阈值电压越高。
作为本发明一优选实施例，沟槽离子注入区3掺杂元素为硼元素。在本实施例中，硼离子的注入能量为50KeV-200KeV，注入剂量为5e11-5e12个/cm2。
作为本发明一优选实施例，第一外延层4和第二外延层2均掺杂有N型元素。在本实施例中，该N型元素包括氮、磷等第五主族元素，通过调节第一外延层4和第二外延层2的掺杂浓度可以使得第二外延层2的电阻率大于第一外延层4的电阻率。
作为本发明一优选实施例，阱区9掺杂有P型元素。在本实施例中，通过在阱区9掺杂硼等第三主族元素形成P型阱区9。
作为本发明一优选实施例，层间绝缘层11为二氧化硅层，通过层间绝缘层11隔绝栅极7、第一多晶层6与金属层12的接触。
作为本发明一优选实施例，金属层12为铝、硅、铜合金层。
本发明实施例中提供了一种屏蔽栅功率器件的制造方法。本实施例提供的屏蔽栅功率器件的制造方法包括以下步骤：
步骤一、在衬底1上形成外延层，外延层包括第一外延层4和第二外延层2，第一外延层4位于第二外延层2上方(如图3所示)，第二外延层2的电阻率大于第一外延层4的电阻率；具体的，外延层在衬底1上通过外延生长形成，第一外延层4和第二外延层2可以通过一次外延生长形成外延层后通过掺杂形成第一外延层4和第二外延层2，或者通过两次外延生长分别形成第一外延层4和第二外延层2。
步骤二、在第一外延层4表面淀积形成硬膜101(如图4所示)；具体的，通过在第一外延层4表面淀积形成硬膜101，硬膜101的面积和形状跟据器件参数设计的要求进行确定。
步骤三、对外延层进行沟槽刻蚀形成第一沟槽102(如图5所示)；具体的，在外延层表面有硬膜101覆盖的地方不进行刻蚀，没有硬膜101覆盖的地方进行沟槽刻蚀，刻蚀形成的第一沟槽102的深度根据器件设计的参数进行确定，第一沟槽102的深度与屏蔽栅功率器件的击穿电压相关，通常在沟槽深度达到6.5um的时候击穿电压可以达到最大。
步骤四、对第一沟槽102进行离子注入形成沟槽离子注入区3(如图6所示)；具体的，在第一沟槽102中注入硼离子形成P型掺杂区，由于有硬膜101阻挡，硼离子注入到第一沟槽102底部，在第一沟槽102底部形成沟槽离子注入区3，该沟槽离子注入区3与第二外延层2接触。
步骤五、在所述第一沟槽102中淀积形成场氧化层5，所述场氧化层5位于所述第一沟槽102的侧壁和底部，所述场氧化层5之中(也是第一沟槽102两侧壁上的场氧化层5之间)形成有第二沟槽103(如图7所示)；具体的，通过淀积在第一沟槽102中形成场氧化层5，场氧化层5覆盖第一沟槽102的内部表面，场氧化层5的厚度根据器件的参数的设计要求进行确定，在第一沟槽102侧壁形成的场氧化层5之间还形成有第二沟槽103。
作为本发明一优选实施例，本实施例中步骤五形成场氧化层5的制造方法还包括采用热氧化形成场氧化层5，具体的，通过采用热氧化法直接对第一外延层4和沟槽离子注入区3进行氧化层形成场氧化层5。
步骤六、在第二沟槽103中淀积形成第一多晶层6(如图8所示)。
作为本发明一优选实施例，第一多晶层6由多晶硅组成。具体的，通过在第二沟槽103中淀积多晶硅形成第一多晶层6，淀积完成后对淀积形成的多晶硅进行刻蚀，使得第一多晶层6的表面与第一外延层4的表面齐平。
步骤七、采用第一掩膜板104对场氧化层5进行刻蚀形成多个第三沟槽105，多个第三沟槽105与第一多晶层6之间形成有栅氧化层8(如图9所示)；在本实施例中，第一掩膜板104覆盖在第三沟槽105以外的地方，对场氧化层5中没有被第一掩膜板104覆盖的部门进行刻蚀形成第三沟槽105，两个第三沟槽105分别形成于第一多晶层6两侧的场氧化层5中，第三沟槽105与第一外延层4之间形成有栅极氧化层8。
步骤八、对第三沟槽105进行淀积形成栅极7(如图10所示)；在本实施例中，在第三沟槽105中淀积多晶硅形成栅极7后还包括对淀积形成的多晶硅进行刻蚀以使得栅极7的表面与第一外延层4的表面齐平。
步骤九、在第一外延层4上形成阱区9、源极10、层间绝缘层11、金属层12(如图1所示)，源极10与第一多晶层6连接。在本实施例中，步骤八的基础上去除硬膜101和第一掩膜板104，形成阱区9、源极10、层间绝缘层11、金属层12。具体的，栅极7与第一多晶层6和第一外延层4之间形成有栅极氧化层8，在沟槽两侧的第一外延层4表面形成有阱区9，在靠近场氧化层5的阱区9表面形成有源极10，在沟槽位置和沟槽位置两侧的源极10上方形成层间绝缘层11，在层间绝缘层11和没有被源极10覆盖的阱区9表面形成有金属层12。
具体的，源极10中掺杂有大量的N型元素形成重掺杂源极10。
作为本发明一优选实施例，第一外延层4的电阻率为0.16-0.50ohm*cm，第二外延层2的电阻率为0.6-10ohm*cm。具体的，第一外延层4和第二外延层2的材料和掺杂浓度可以根据器件设计的需要而进行调整以改变其电阻率。
作为本发明一优选实施例，沟槽离子注入区3的注入剂量为5e11-5e12个/cm2。在本实施例中，在形成第一沟槽102后对第一沟槽102底部进行离子注入形成沟槽离子注入区3，在离子注入过程中可以一次完成5e11-5e12个/cm2的注入剂量，也可以分多次不同的注入剂量和注入能量，具体的，离子的注入能量为50KeV-200KeV。
作为本发明一优选实施例，沟槽离子注入区3注入的离子为硼离子。
本发明提供的屏蔽栅功率器件及制造方法中，屏蔽栅功率器件包括了衬底1、外延层、沟槽离子注入区3、场氧化层5、第一多晶层6、栅极7、栅极氧化层8、阱区9、源极10、层间绝缘层11以及金属层12；外延层包括第一外延层4和第二外延层2，第一外延层4位于第二外延层2上方，第二外延层2的电阻率大于第一外延层4的电阻率；通过采用较低电阻率的第一外延层4覆盖在较高电阻率的第二外延层2上使得外延层的电场降低，从而在相同厚度的外延层下获得更高的击穿电压。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种屏蔽栅功率器件，其特征在于，包括：衬底、外延层、沟槽离子注入区、场氧化层、第一多晶层、栅极、栅极氧化层、阱区、源极、层间绝缘层以及金属层；
所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率。
2.如权利要求1所述的屏蔽栅功率器件，其特征在于，所述第一外延层的电阻率为0.16-0.50ohm*cm，所述第二外延层的电阻率为0.6-10ohm*cm。
3.如权利要求1所述的屏蔽栅功率器件，其特征在于，所述沟槽离子注入区掺杂有P型元素。
4.如权利要求3所述的屏蔽栅功率器件，其特征在于，所述P型元素为硼元素。
5.如权利要求1所述的屏蔽栅功率器件，其特征在于，所述第一外延层与所述第二外延层均掺杂N型元素。
6.如权利要求1所述的屏蔽栅功率器件，其特征在于，所述阱区掺杂有P型元素。
7.一种屏蔽栅功率器件的制造方法，其特征在于，包括以下步骤：
步骤一、在衬底上形成外延层，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率；
步骤二、在所述第一外延层表面淀积形成硬膜；
步骤三、对所述外延层进行沟槽刻蚀形成第一沟槽；
步骤四、对所述第一沟槽进行离子注入形成沟槽离子注入区；
步骤五、在所述第一沟槽中淀积形成场氧化层，所述场氧化层位于所述第一沟槽的侧壁和底部，所述场氧化层之间形成有第二沟槽；
步骤六、在所述第二沟槽中淀积形成第一多晶层；
步骤七、采用第一掩膜板对所述场氧化层进行刻蚀形成多个第三沟槽，多个所述第三沟槽与所述第一多晶层之间形成有栅氧化层；
步骤八、对所述第三沟槽进行淀积形成栅极；
步骤九、在所述第一外延层上形成阱区、源极、层间绝缘层、金属层，所述源极与所述第一多晶层连接。
8.如权利要求7所述的制造方法，其特征在于，所述第一多晶层由多晶硅组成。
9.如权利要求7所述的制造方法，其特征在于，所述第一外延层的电阻率为0.16-0.50ohm*cm，所述第二外延层的电阻率为0.6-10ohm*cm。
10.如权利要求7所述的制造方法，其特征在于，所述沟槽离子注入区的注入剂量为5e11-5e12个/cm2。
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