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CN113871481B - 一种具有碳化硅超级结的半导体功率器件 - Google Patents

一种具有碳化硅超级结的半导体功率器件 Download PDF

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Abstract

本发明公开了一种具有碳化硅超级结的半导体功率器件，是一种具有第一和第二类型栅沟槽，用于形成栅极和超级结区的SiC超级结沟槽式MOSFET。其中，栅极位于底部具有厚氧化层的第一类型栅沟槽内，超级结区围绕在完全被厚氧化层填充的第二类型栅沟槽的周围。此器件还进一步包括一个毗邻体区下表面、并临近栅沟槽的栅氧化层电场降低区。

Description

一种具有碳化硅超级结的半导体功率器件
技术领域
本发明主要涉及半导体功率器件，更具体地，本发明涉及一种碳化硅(SiC)超级结(SUPER JUNCTION)沟槽式MOSFET(金属氧化物半导体场效应晶体管)，其具有位于沟槽底部的厚氧化层以及围绕沟槽较低部分、用于在衬底上方形成超级结结构的p型掺杂区，以获得更低的栅氧化层电场强度，更低的导通电阻，更小的栅-漏电荷(Qgd)和更低的开关损耗。
背景技术
由于SiC的物理特性，相比Si-MOSFETs，SiC-MOSFETs具有更高的击穿电压，更低的导通电阻和更快的开关速度。然而，SiC-MOSFETs因SiC和栅氧化层间的界面态较差，需要较高的Vgs才能完全打开器件通道，因此相比Si-MOSFETs，SiC-MOSFETs具有更高的栅氧化层电场强度。例如，对于Si器件，Vgs＝10V能完全打开器件通道，但对于SiC器件而言，Vgs＝18V才能完全打开器件通道。Vgs越高，则栅氧化层电场强度会越高，从而导致可靠性问题。
另一个问题是，如图1所示，SiC器件沟槽底部生长的栅氧化层的厚度比沟槽侧壁薄的多(薄了约3～5倍)，这不仅会导致更大的Qgd，还会大大提高沟槽底部栅氧化层的电场强度。图1所示的器件结构与传统的Si沟槽式MOSFET类似，除了N+SiC衬底101和SiC外延层102，具有n+源区111和P体区110。填充栅电极105的栅沟槽103形成于外延层102中，且栅沟槽103的沟槽侧壁和沟槽底部分别热氧化生长栅氧化层109和106。由于SiC晶面中Si面沟槽底部的氧化速率最低，使得栅氧化层106的厚度薄于109。
因此，在半导体器件的设计和制造领域，特别是SiC沟槽式MOSFET的设计和制造领域，仍需要提供一种新型的单元结构、器件结构和制造方法可以解决以上所涉及的困难和限制，使得SiC沟槽式MOSFET具有更低的栅氧化层电场强度，获得更低的导通电阻，更小的Qgd和更低的开关损耗。
发明内容
本发明公开了一种新型的SiC超级结沟槽式MOSFET，其具有第一和第二类型栅沟槽，用于形成栅极和超级结区，其中栅极位于第一类型栅沟槽内，且第一类型栅沟槽的沟槽底部具有厚氧化层，p型掺杂区围绕在第二类型栅沟槽周围，以形成位于衬底之上的超级结区。此器件的特点是不仅降低了栅氧化层的电场强度，同时降低了由于超级结形成所产生的导通电阻。此器件还进一步包括栅氧化层电场降低p区，其毗邻体区下表面、且临近栅沟槽。此外，作为单极器件，SiC MOSFET的开关损耗应低于IGBT的开关损耗。由于器件的厚底部氧化层的存在，相比传统SiC MOSFET，本发明的SiC MOSFET具有更小的Qgd，并可进一步降低开关损耗。
本发明的一个方面，是公开了一种包含超级结沟槽式MOSFET的SiC功率器件，所述超级结沟槽式MOSFET形成在具有第一导电类型的外延层内，所述外延层位于具有第一导电类型的衬底之上，其进一步包括：多个沟槽，其被具有第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近有源区内外延层的上表面；每个沟槽都包括一个第一类型栅沟槽和第二类型栅沟槽；第一类型栅沟槽位于第二类型栅沟槽之上，且其沟槽宽度大于第二类型栅沟槽；一个栅电极，位于第一类型栅沟槽内，并被位于沟槽底部的第一绝缘层和沟槽侧壁的第二绝缘层所包围；第一绝缘层的厚度大于第二绝缘层；一个超级结区，围绕沟槽的较低部分，其包括一个具有第二导电类型、毗邻第二类型栅沟槽侧壁的第一掺杂柱区，以及一个并列形成的、具有第一导电类型的第二掺杂柱区，且第二掺杂柱区被第一掺杂柱区所包围，其中第二类型栅沟槽完全被第一绝缘层所填充；体区和源区，通过多个源接触区连至源金属。
根据本发明的另一个方面，在一些优选实施例中，外延层为具有均匀掺杂浓度的单一外延层。在另一些优选实施例中，外延层包括位于衬底与超级结区之间、电阻率为R1的下外延层和电阻率为R2的上外延层，其中，R1和R2的关系为R1＜R2。
根据本发明的另一个方面，在一些优选实施例中，源接触区为沟槽式接触区。
根据本发明的另一个方面，还公开了一种沟槽式半导体功率器件，其进一步包括具有第二导电类型的栅氧化层电场降低区，其毗邻体区的下表面、并临近栅沟槽。
根据本发明的另一个方面，在一些优选实施例中，源接触区为Ti/TiN/Al合金。在另一些优选实施例中，源接触区为Ti/TiN/W。
本发明还公开了一种用于制造SiC功率器件的方法，其包括以下步骤：生长具有第一导电类型的外延层于具有第一导电类型的衬底之上，其中，外延层的掺杂浓度低于衬底；通过实施以下步骤形成第一类型和第二类型栅沟槽：
(a)在外延层的上表面形成沟槽掩膜版，用于定义多个第一类型栅沟槽；
(b)通过刻蚀沟槽掩膜版中的开放区域，在外延层中形成第一类型栅沟槽；
(c)在第一类型栅沟槽的侧壁和底部形成一层介电层；
(d)通过各向异性刻蚀去除第一类型栅沟槽的底部；
(e)实施各向异性硅刻蚀，形成多个第二类型栅沟槽。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：实施角度离子注入，将第二导电类型掺杂物注入到第二类型栅沟槽的侧壁和底部，以形成围绕在第二类型栅沟槽周围的第二导电类型掺杂区。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：实施第二导电类型掺杂物的零度离子注入。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：在步骤(e)之后沉积BSG层至沟槽中，以形成围绕沟槽较低部分的第二导电类型掺杂区。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：
(f)沿第一类型和第二类型栅沟槽的内表面，形成第一绝缘层，其中第二类型栅沟槽完全被第一绝缘层所填充；
(g)沿第一类型栅沟槽的上部，回刻蚀第一绝缘层；
(h)沿沟槽侧壁形成第二绝缘层作为栅氧化层；
(i)沉积掺杂多晶硅层至第一类型栅沟槽中；
(j)回刻蚀第一掺杂多晶硅层，作为栅电极。
通过参考以下各个附图，阅读下文对优选实施例的详细描述，本发明的上述及其他的目的和优点对于本领域的普通技术人员来说无疑是显而易见的。
附图说明
图1是现有技术所揭示的一种具有沟槽栅垂直双扩散MOSFET的传统SiC半导体器件的横截面图。
图2A是根据本发明的一个优选实施例的横截面图。
图2B是根据本发明的另一个优选实施例的横截面图。
图3是根据本发明的另一个优选实施例的横截面图。
图4是根据本发明的另一个优选实施例的横截面图。
图5A～5L是一系列的横截面图，显示图4中SiC超级结沟槽式MOSFET的制造步骤。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图2A所示的是本发明的一个优选实施例。所述SiC功率器件包括一个在N型SiC外延层202上形成的超级结沟槽式MOSFET，该外延层202位于N+SiC衬底201之上，其中，N+SiC衬底201的背面涂有Ti/Ni/Ag后金属层220用作漏金属。在N外延层202中，形成多个包括第一类型栅沟槽203和第二类型栅沟槽204的沟槽，所述沟槽从外延层202的上表面向下延伸入外延层202中，并未接触到N外延层202和N+衬底201的界面216，其中，第一类型栅沟槽203的宽度大于第二类型栅沟槽204。栅电极205，位于第一类型栅沟槽203的较高部分，并被位于栅沟槽203底部、作为第一绝缘层206的厚底部氧化层以及位于栅沟槽203侧壁的第二绝缘层209所围绕，其中第二绝缘层209的厚度小于第一绝缘层206，且第二类型栅沟槽204完全被第一绝缘层206所填充。在每两个相邻的第一类型栅沟槽203之间，形成一个具有n+源区211的p体区210，其从N外延层202的上表面附近延伸并围绕被衬以第二栅绝缘层209的栅电极205。介电隔层221形成于外延层202之上，源金属212形成于介电隔层221之上。p体区210和n+源区211进一步通过多个沟槽式接触区223连至源金属212，其中，沟槽式接触区223填充以接触插塞213，接触插塞213和源金属212均为Ti/TiN/Al合金，且沟槽式接触区223的底部被位于n+源区211下方的p+体接触区214所围绕。根据本发明，引入毗邻第二类型栅沟槽204的p*体区215至N外延层202中形成超级结区，所述超级结区包括多个位于N+衬底201之上、交替排列的p*区215和N区202。根据本发明，超级结区至少围绕第二类型栅沟槽204的较低部分，且p*区215位于N外延层202的底部表面216的上方。通过对第二类型栅沟槽204的侧壁和底部实施角度硼离子注入，或角度和零度硼离子注入相结合的方式，或BSG层沉积步骤，沿第二类型栅沟槽204的侧壁和底部形成p*区215。
图2B所示的是根据本发明的另一个优选实施例，所述的沟槽式功率器件与图2A所述的发明具有相似的结构，除了本发明结构中的沟槽式源接触区323所填充的接触插塞313为Ti/TiN/W，源金属312为Ti/TiN/Al合金。
图3所示的是根据本发明的另一个优选实施例，相比图2B所示的发明实施例，图3所示的沟槽式半导体功率器件形成于外延层内，其中外延层进一步包括位于N+衬底401与超级结区之间、电阻率为R1的N1下外延层402-1和电阻率为R2的N2上外延层402-2，其中R1和R2的关系为R1<R2。此外，超级结区包括多个位于N1下外延层402-1之上、交替排列的p*区415以及N2区402-2，其中，p*区415与N2上外延层402-2的底部表面416相接触。此发明结构中的沟槽式源接触区423所填充的接触插塞413为Ti/TiN/W，源金属412为Al合金。
图4所示的是根据本发明的另一个优选实施例，所述的沟槽式半导体功率器件与图3所述的发明具有相似的结构，除了在本发明的结构中，还包括一个p型栅氧化层电场降低区517(Pr，如图所示)，其毗邻p体区510的下表面、并临近栅沟槽。此发明结构中的沟槽式源接触区523所填充的接触插塞513为Ti/TiN/W，源金属512为Al合金。
图5A～5K是一系列典型的制造步骤，用于形成本发明图4中的优选实施例。如图5A所示，先在N+SiC衬底601上形成外延层，所述外延层包括电阻率为R1的N1下外延层602-1和电阻率为R2的N2上外延层602-2，其中R1和R2的关系为R1<R2，且外延层的掺杂浓度低于N+衬底601。随后在有源区的N2外延层602-2内形成p体区610和n+源区611。在N2外延层602-2的上表面形成一层如氧化层的硬掩膜版613(图中未显示)，用于定义多个第一类型栅沟槽603。随后，采用干法氧化层刻蚀法以及干法硅刻蚀法，形成多个第一类型栅沟槽603，所述栅沟槽穿过硬掩膜版中的开放区域延伸入N2上外延层602-2中，且其底部并未接触到N2上外延层602-2的底部表面616。生长一层牺牲氧化层(图中未显示)并去除，以消除形成栅沟槽603的过程中引入的等离子体损伤。
如图5B所示，通过氧化层沉积法或热氧化生长法，在第一类型栅沟槽603的侧壁和底部形成一层介电层617。
如图5C所示，采用干法氧化层刻蚀法，去除位于第一类型栅沟槽603底部的介电层617。
如图5D所示，采用各向异性硅刻蚀法，形成多个第二类型栅沟槽604。
如图5E所示，在第二类型栅沟槽604的侧壁和底部，依次实施角度硼离子注入和扩散步骤，形成围绕第二类型栅沟槽604的p*区615。此外，如果栅沟槽604的底部过窄，则采用零度注入和角度注入相结合的方式实现硼离子的注入。
如图5F所示，沉积BSG层于所述的两种类型的沟槽内，为形成围绕第二类型沟槽604的p*区615提供了另一种方法。
如图5G所示，去除介电层617。
如图5H所示，通过热氧化层生长法或厚氧化层沉积法，沿两种类型栅沟槽603和604的内壁以及N2上外延层602-2的上表面生长一层厚氧化层作为第一绝缘层606，其中第二类型栅沟槽604完全被第一绝缘层606所填充。
如图5I所示，从N2上外延层602-2的上表面以及第一类型栅沟槽603的上部回刻蚀第一绝缘层606。
如图5J所示，采用热生长法或沉积法，沿第一类型栅沟槽603的侧壁和N2上外延层602-2的上表面形成第二绝缘层609作为栅氧化层，所述第二绝缘层609的厚度薄于第一绝缘层606。随后，沉积第一掺杂多晶硅层于第一栅绝缘层606之上，填充第一类型栅沟槽603的较高部分，然后采用CMP法(化学机械抛光法)或等离子体刻蚀法将其回刻蚀，作为单栅电极605。
如图5K所示，采用传统技术，在整个结构的上表面形成第二介电层，所述第二介电层为无掺杂的氧化层以及BPSG层。在第二介电层的上表面覆盖一层掩膜版(图中未显示)，将其回刻蚀以形成介电隔层621。在介电隔层621上覆盖一个接触区掩膜版(图中未显示)，通过相继的干法氧化层刻蚀和干法硅刻蚀形成多个沟槽式接触区623。所述沟槽式接触区623穿过介电隔层621、n+源区611，延伸入p体区610中，形成沟槽式源-体接触区。然后，通过实施硼离子注入，形成p型栅氧化层电场降低区617(Pr，如图所示)，其毗邻p体区610的下表面、并临近沟槽603。随后，实施BF2离子注入，在p体区610内形成p+体接触掺杂区614，其至少包围沟槽式源-体接触区的底部。沉积Ti/TiN势垒金属层于沟槽式接触区623的侧壁和底部，随后实施RTA操作用于形成硅化物。沉积W金属层于势垒金属层之上，回刻蚀W金属层和势垒金属层，以在沟槽式源-体接触区形成Ti/TiN/W接触金属插塞613。
如图5L所示，沉积一层Al合金金属层于介电隔层621的上表面，所述Al合金金属层的下方衬以Ti或Ti/TiN减阻层。随后，覆盖一个金属掩膜版(图中未显示)，刻蚀金属层形成源金属612。
虽然依照优选实施例对本发明进行了描述，但应该理解的是上述公开不能被视为是对本发明的限制。在阅读了上述公开的内容之后，各种替代和修改对于本技术领域的技术人员无疑是显而易见的。因此，附后的权利要求应被解释为涵盖落入本发明的真正精神和范围内的所有替代和修改。

Claims (12)

1.一种包含超级结沟槽式MOSFET的SiC功率器件，所述超级结沟槽式MOSFET形成在具有第一导电类型的外延层内，所述外延层位于所述的具有第一导电类型的衬底之上，其进一步包括：
多个沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近有源区内所述外延层的上表面；
每个所述的沟槽都包括一个第一类型栅沟槽和第二类型栅沟槽；所述第一类型栅沟槽位于所述第二类型栅沟槽之上，且其沟槽宽度大于所述第二类型栅沟槽；
一个栅电极，位于所述的第一类型栅沟槽内，并被位于所述沟槽底部的第一绝缘层和所述沟槽侧壁的第二绝缘层所包围；所述第一绝缘层的厚度大于所述第二绝缘层；
一个超级结区，围绕所述栅沟槽的较低部分，其包括一个具有第二导电类型、临近所述第二类型栅沟槽侧壁的第一掺杂柱区，以及一个并列形成的、具有所述第一导电类型的第二掺杂柱区，所述第二掺杂柱区被所述第一掺杂柱区所包围，其中所述第二类型栅沟槽完全被所述第一绝缘层所填充；
所述体区和所述源区，通过多个源接触区连至源金属。
2.如权利要求1所述的SiC功率器件，其特征在于，所述外延层为具有均匀掺杂浓度的单一外延层。
3.如权利要求1所述的SiC功率器件，其特征在于，所述外延层包括位于所述衬底与所述超级结区之间、电阻率为R1的下外延层和电阻率为R2的上外延层，其中，R1和R2的关系为R1＜R2。
4.如权利要求1所述的SiC功率器件，其特征在于，所述源接触区为沟槽式接触区。
5.如权利要求1所述的SiC功率器件，其进一步包括具有所述第二导电类型的栅氧化层电场降低区，其毗邻所述体区的下表面、并临近所述的栅沟槽。
6.如权利要求4所述的SiC功率器件，其特征在于，所述源接触区为Ti/TiN/Al合金。
7.如权利要求4所述的SiC功率器件，其特征在于，所述源接触区为Ti/TiN/W。
8.一种用于制造SiC功率器件的方法，其包括以下步骤：
生长具有第一导电类型的外延层于具有第一导电类型的衬底之上，其中，外延层的掺杂浓度低于衬底；通过实施以下步骤形成第一类型和第二类型栅沟槽：
(a)在所述外延层的上表面形成沟槽掩膜版，用于定义多个第一类型栅沟槽；
(b)通过刻蚀沟槽掩膜版中的开放区域，在所述外延层中形成所述第一类型栅沟槽；
(c)在所述第一类型栅沟槽的侧壁和底部形成一层介电层；
(d)通过各向异性刻蚀去除所述第一类型栅沟槽的所述底部；
(e)实施各向异性硅刻蚀，形成多个第二类型栅沟槽。
9.如权利要求8所述的SiC功率器件的制造方法，其进一步包括实施角度离子注入，将第二导电类型掺杂物注入到所述第二类型栅沟槽的所述侧壁和底部，以形成围绕在所述第二类型栅沟槽周围的第二导电类型掺杂区。
10.如权利要求9所述的SiC功率器件的制造方法，其进一步包括实施所述第二导电类型掺杂物的零度离子注入。
11.如权利要求8所述的SiC功率器件的制造方法，其进一步包括在步骤(e)之后沉积BSG层至所述沟槽中，以形成围绕所述沟槽较低部分的第二导电类型掺杂区。
12.如权利要求8所述的SiC功率器件的制造方法，其进一步包括以下步骤：
(f)沿所述第一类型和第二类型栅沟槽的内表面，形成第一绝缘层，其中所述第二类型栅沟槽完全被所述第一绝缘层所填充；
(g)沿所述第一类型栅沟槽的上部，回刻蚀所述第一绝缘层；
(h)沿所述沟槽的侧壁形成第二绝缘层作为栅氧化层；
(i)沉积掺杂多晶硅层至所述第一类型栅沟槽中；
(j)回刻蚀第一掺杂多晶硅层，作为栅电极。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12183794B2 (en) * 2021-08-06 2024-12-31 Applied Materials, Inc. MOSFET gate shielding using an angled implant

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909200A (zh) * 2005-08-01 2007-02-07 半导体元件工业有限责任公司 具有改善的开态电阻和击穿电压性能的半导体结构
CN103137698A (zh) * 2011-11-23 2013-06-05 力士科技股份有限公司 一种金属氧化物半导体场效应晶体管及制造方法
KR20170122335A (ko) * 2016-04-26 2017-11-06 파워큐브세미 (주) 트렌치형 필러 옥사이드를 이용한 탄화규소 슈퍼정션 모스펫 및 그 제조방법
EP3651202A1 (en) * 2018-11-09 2020-05-13 Infineon Technologies Austria AG Semiconductor device with superjunction and oxygen inserted si-layers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120175699A1 (en) * 2011-01-06 2012-07-12 Force Mos Technology Co., Ltd. Trench mosfet with super pinch-off regions and self-aligned trenched contact
US8829607B1 (en) * 2013-07-25 2014-09-09 Fu-Yuan Hsieh Fast switching super-junction trench MOSFETs
US20170338302A1 (en) * 2016-05-23 2017-11-23 Infineon Technologies Ag Power Semiconductor Device with Charge Balance Design
US10644102B2 (en) * 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
DE102018130737B4 (de) * 2018-12-03 2024-09-12 Infineon Technologies Ag Grabenstrukturen enthaltende halbleitervorrichtung und herstellungsverfahren
DE102019119020A1 (de) * 2019-07-12 2021-01-14 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
US20210384346A1 (en) * 2020-06-03 2021-12-09 Nami MOS CO., LTD. Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909200A (zh) * 2005-08-01 2007-02-07 半导体元件工业有限责任公司 具有改善的开态电阻和击穿电压性能的半导体结构
CN103137698A (zh) * 2011-11-23 2013-06-05 力士科技股份有限公司 一种金属氧化物半导体场效应晶体管及制造方法
KR20170122335A (ko) * 2016-04-26 2017-11-06 파워큐브세미 (주) 트렌치형 필러 옥사이드를 이용한 탄화규소 슈퍼정션 모스펫 및 그 제조방법
EP3651202A1 (en) * 2018-11-09 2020-05-13 Infineon Technologies Austria AG Semiconductor device with superjunction and oxygen inserted si-layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
超低导通电阻R_(on)的SiC沟槽器件;殷丽;王传敏;;电源世界(04);全文 *

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Denomination of invention: A semiconductor power device with a silicon carbide super junction

Granted publication date: 20230725

Pledgee: China Construction Bank Corporation Nanjing Qinhuai sub branch

Pledgor: NANJING JIANGZHI TECHNOLOGY Co.,Ltd.

Registration number: Y2025980000346

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