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CN103456791B - 沟槽功率mosfet - Google Patents

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CN103456791B
CN103456791B CN201310153257.6A CN201310153257A CN103456791B CN 103456791 B CN103456791 B CN 103456791B CN 201310153257 A CN201310153257 A CN 201310153257A CN 103456791 B CN103456791 B CN 103456791B
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周学良
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种器件包括：具有第一导电类型的半导体区；延伸到半导体区内的沟槽；以及位于沟槽中的场板，其中场板是导电的。第一介电层将场板的底部和侧壁与半导体区分隔开。主栅极设置在沟槽中并且与场板重叠。第二介电层设置在主栅极和场板之间并且将主栅极和场板彼此分隔开。具有第一导电类型的掺杂漏极(DD)区位于第二介电层下方，其中主栅极的边缘部分与DD区重叠。体区包括与主栅极的一部分处于同一水平面的第一部分，以及与DD区处于同一水平面并且接触DD区的第二部分，其中体区具有与第一导电类型相反的第二导电类型。本发明提供了沟槽功率MOSFET。

Description

沟槽功率MOSFET
技术领域
本发明涉及半导体器件，更具体而言，涉及功率MOSFET。
背景技术
在传统的分栅沟槽功率金属氧化物半导体场效应晶体管(MOSFET)中，将多晶硅栅极分成上部和下部，两部分都形成在沟槽中。通过介电层将上部和下部彼此分隔开。上部用作控制功率MOSFET的沟道的主栅极，以及下部用作降低表面电场的场板。因此，主栅极的深度取决于沟槽的深度以及凹槽中填充的介电层的厚度。沟槽的深度和介电层的厚度都出现了工艺变化，并且难于控制。
功率MOSFET包括p体区(p-body)，在其中形成功率MOSFET的沟道以连接位于p体区上方的源极区和位于p体区下方的漏极区。为了确保可以通过主栅极控制整个沟道，位于p体区下方的n型外延层的至少一部分需要与主栅极处于同一水平面。因为主栅极的深度难于控制，所以需要大的工艺窗口来确保外延区的至少一部分与主栅极处于同一水平面。但是，大的工艺窗口意味着栅漏重叠也大，反过来栅漏电容大，并且栅漏电容的变化也大。这导致功率MOSFET的性能降低以及大的功率MOSFET性能变化。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种器件，包括：半导体区，具有第一导电类型；沟槽，延伸到所述半导体区内；场板，位于所述沟槽中，其中，所述场板是导电的；第一介电层，将所述场板的底部和侧壁与所述半导体区分隔开；主栅极，位于所述沟槽中并且与所述场板重叠；第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此分隔开；掺杂漏极(DD)区，具有所述第一导电类型，所述DD区位于所述第二介电层下方，其中，所述主栅极的边缘部分与所述DD区重叠；以及体区，包括与所述主栅极的一部分处于同一水平面的第一部分，和与所述DD区处于同一水平面并且接触所述DD区的第二部分，其中，所述体区具有与所述第一导电类型相反的第二导电类型。
在所述的器件中，所述主栅极、所述DD区和所述体区形成功率金属氧化物半导体场效应晶体管(MOSFET)，并且，所述功率MOSFET包括位于所述体区上方的源极和位于所述半导体区下面的漏极。
在所述的器件中，所述半导体区的杂质浓度低于所述DD区的杂质浓度。
在所述的器件中，所述DD区接触所述第一介电层的侧壁部分。
在所述的器件中，所述第二介电层包括：接触所述DD区的顶面的底面；以及接触所述主栅极的底面的顶面。
在所述的器件中，所述主栅极包括与所述DD区和所述第一介电层之间的界面基本对准的可辨识的垂直界面。
在所述的器件中，所述DD区的底面高于所述场板的底面。
另一方面，本发明提供了一种器件，包括：半导体区，具有第一导电类型，所述第一导电类型选自基本上由p型和n型所组成的组；沟槽，从所述半导体区的顶面延伸到所述半导体区内；第一介电层，作为所述沟槽的底部和侧壁的内衬；场板，包括接触所述第一介电层的底部和侧壁，其中，所述场板是导电的；主栅极，位于所述沟槽中并且与所述场板重叠；第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此分隔开；以及掺杂漏极(DD)区，具有所述第一导电类型，其中所述DD区包括接触所述第二介电层的顶面和接触所述第一介电层的侧壁，其中，所述DD区的杂质浓度大于所述半导体区的杂质浓度。
在所述的器件中，所述主栅极的边缘部分与所述DD区重叠。
所述的器件还包括体区，所述体区包括与所述主栅极的一部分处于同一水平面的第一部分以及与所述DD区处于同一水平面并且接触所述DD区的第二部分，其中，所述体区具有与所述第一导电类型相反的第二导电类型。
在所述的器件中，所述主栅极和所述DD区形成功率金属氧化物半导体场效应晶体管(MOSFET)的一部分，并且，所述功率MOSFET包括位于所述主栅极上方的源极和位于所述半导体区下面的漏极。
在所述的器件中，所述功率MOSFET还包括位于所述半导体区和所述漏极之间的具有所述第一导电类型的重掺杂区。
在所述的器件中，所述主栅极包括与所述DD区和所述第一介电层之间的界面基本对准的可辨识的垂直界面。
在所述的器件中，所述DD区的底面高于所述场板的底面。
另一方面，本发明提供了一种方法，包括：外延生长具有第一导电类型的外延半导体区；在所述外延半导体区中形成第一沟槽；形成延伸至所述沟槽内并且覆盖所述沟槽的边缘部分的注入掩模；实施倾斜注入以在所述外延半导体区中形成掺杂漏极(DD)区，其中，所述DD区包括与所述注入掩模重叠的第一部分，并且，所述DD区具有第一导电类型；对所述外延半导体区进行蚀刻以使所述沟槽进一步向下延伸到所述外延半导体区内，其中，采用所述注入掩模作为蚀刻掩模来实施蚀刻步骤；在所述蚀刻步骤之后，形成第一介电层作为所述沟槽的底部和侧壁的内衬；在所述沟槽中以及在所述第一介电层上方形成场板，其中，所述场板包括接触所述第一介电层的底部和侧壁；在所述场板上方形成第二介电层；以及在所述沟槽中以及在所述第二介电层上方形成主栅极。
所述的方法还包括：对所述外延区的顶部进行注入以形成具有与所述第一导电类型相反的第二导电类型的体区，其中，所述体区包括与所述主栅极的一部分齐平的一部分，并且，所述体区连接所述DD区。
所述的方法还包括：在所述外延半导体区上方形成源极区；以及在所述外延半导体区下方形成漏极区，其中，所述源极区、所述漏极区、所述DD区、所述场板和所述主栅极形成功率金属氧化物半导体场效应晶体管(MOSFET)。
在所述的方法中，在对所述外延半导体区进行蚀刻以使所述沟槽进一步向下延伸到所述外延半导体区内的步骤之后实施形成所述DD区的步骤。
在所述的方法中，在对所述外延半导体区进行蚀刻以使所述沟槽进一步向下延伸到所述外延半导体区内的步骤之前实施形成所述DD区的步骤。
在所述的方法中，所述注入掩模包含导电材料，并且，在形成所述主栅极的步骤之后，所述注入掩模形成所述主栅极的一部分。
附图说明
为了更全面地理解实施例及其优点，现在将参考结合附图所进行的以下描述，其中：
图1A至图1J是根据一些示例性实施例的制造沟槽功率金属氧化物半导体场效应晶体管(MOSFET)的中间阶段的截面图；
图2A和图2B是根据可选实施例的制造沟槽功率MOSFET的中间阶段的截面图；以及
图3A至图3H是根据又一可选实施例的制造沟槽功率MOSFET的中间阶段的截面图。
具体实施方式
在下面详细论述本发明的实施例的制造和使用。然而，应该理解，本发明的实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例是说明性的，而不用于限制本发明的范围。
根据各个示例性实施例提供了沟槽功率金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。示出了形成沟槽功率MOSFET的中间阶段。论述了实施例的变化。在所有各个视图和说明性实施例中，相似的参考标号用于表示相似的元件。
图1A至图1J是形成n型沟槽功率MOSFET的中间阶段的截面图。参照图1A，提供了半导体区20，其是半导体衬底的一部分。半导体区20和相应的半导体衬底可以具有晶体硅结构。可选地，半导体区20和相应的半导体衬底可以由其他半导体材料诸如硅锗形成。半导体衬底可以是块体衬底。在一些实施例中，半导体区20是用n型杂质(诸如磷或砷)掺杂至例如杂质浓度介于约1019/cm3和约1021/cm3之间的重掺杂层。在所述的实施例中，术语“重掺杂的”意为杂质浓度为约1019/cm3以上。但是，本领域中的技术人员将了解到，“重掺杂的”是取决于具体器件类型、技术形成、最小部件尺寸等的术语。因此，该术语根据评价中的技术进行解释而不限于所述的实施例。
在重掺杂的半导体区20上方，通过外延形成外延层22，并且通过n型杂质对其进行轻掺杂。外延层22的杂质浓度可以在约1015/cm3和约1018/cm3之间。外延层22可以是晶体硅层，但是可以使用其他半导体材料。然后在外延层22上方形成垫氧化物层24和硬掩模26。在一些实施例中，通过热氧化外延层22的顶层形成垫氧化物层24，因而垫氧化物层24包含氧化硅。硬掩模层26可以由例如氮化硅形成。图案化硬掩模层26以在其中形成沟槽28。
接下来，如图1B所示，采用图案化的硬掩模层26作为蚀刻掩模，对垫氧化物层24和外延层22进行蚀刻，从而使沟槽28延伸到外延层22内。然后实施进一步的氧化以在外延层22的暴露表面上形成氧化物层30，该暴露表面位于沟槽28中。氧化物层30包括侧壁部分和底部。接下来，参照图1C，在氧化物层30上形成又一硬掩模层32。可以采用共形沉积方法形成硬掩模层32，硬掩模层32的水平部分的厚度T1接近于其垂直部分的厚度T2。硬掩模层32包括位于氧化物层30的侧壁部分上的侧壁部分和位于氧化物层30的底部上的底部。在一些示例性实施例中，厚度T2介于约10nm和约1,000nm之间。可以理解，整个说明书中列举的尺寸仅是实例，并且可以变化为不同的值。
参照图1D，去除硬掩模层32的底部。然后实施倾斜注入34将n型杂质注入到外延层22内，从而在外延层22中形成N型掺杂漏极(NDD)区36。NDD区36与硬掩模层32自对准。注入的n型杂质可以包括磷和/或砷。倾斜注入34可以包括向相反方向倾斜的两种倾斜注入。NDD区36横向延伸超过硬掩模层32的边缘距离T3。在一些示例性实施例中，距离T3在约10nm和约1,000nm之间，但是距离T3可以更大或更小。NDD区36的n型杂质浓度可以介于约1015/cm3和约1018/cm3之间。此外，NDD区36中的n型杂质浓度与外延区22的n型杂质浓度的比值可以大于约2个数量级(100倍)。
接下来，参照图1E，实施蚀刻步骤以蚀刻氧化物层30的底部和下面的部分外延层22，从而使沟槽28向下延伸至外延层22内。根据一些实施例，沟槽28的底面28A可以低于NDD区36的底面36B。采用硬掩模层32作为蚀刻掩模实施蚀刻步骤。蚀刻可以是基本上各向异性的，并且NDD区36的一些部分留在沟槽28的相对面上。
图1F示出用于形成介电层38的沉积。在一些实施例中，介电层38包含氧化硅，然而也可以使用适合于形成栅极电介质的其他介电材料。介电层38包括位于沟槽28的底部的一部分和位于沟槽28的侧壁上的侧壁部分。可以采用共形沉积方法形成介电层38。在形成介电层38之后，沟槽28的一部分未被填充。
还如图1F所示，在形成介电层38之后，将导电材料填充到沟槽28内，然后进行深蚀刻(etch back)。在深蚀刻步骤中，沟槽28中的一部分导电材料保持不被蚀刻，而去除导电材料位于沟槽28外面的部分。导电材料的剩余部分形成场板40。在一些实施例中，场板40包含多晶硅，然而还可以使用其他导电材料，诸如金属、金属硅化物等。
参照图1G，形成又一介电层42，然后进行深蚀刻。再次地，在深蚀刻步骤中，保留位于沟槽28中的一部分介电层42，而去除介电层42位于沟槽28外面的部分。介电层42位于场板40上方。在一些示例性实施例中，介电层42可以由氧化硅形成。接下来，参照图1H，例如采用稀HF溶液去除硬掩模层32和26。然而，垫氧化物层24、氧化物层30以及介电层38和42未被蚀刻。因为从沟槽28去除硬掩模层32，沟槽28横向扩展，并且暴露出垫氧化物层24、氧化物层30和介电层42。
接下来，也如图1H所示，将另一导电材料填充至沟槽28内，然后进行深蚀刻。在深蚀刻步骤中，保留沟槽28中的一部分导电材料，而去除导电材料位于沟槽28外面的部分。导电材料的剩余部分形成主栅极44，其通过介电层42与场板40分隔开。
在随后的步骤中，如图1I所示，实施注入以在外延层22的顶层中形成p体区46。p体区46形成在主栅极44的相对面上。p体区46包含p型杂质，诸如硼、和/或铟等。p体区46的底面46A低于主栅极44的底面44A，而高于NDD区36的底面36A。因此，p体区46与相应的NDD区36相接触。在一些实施例中，p体区46具有的p型杂质浓度在约1015/cm3和约1018/cm3之间。实施又一注入以形成重掺杂的n型区48，其具有的n型杂质浓度可以在例如约1019/cm3和约1021/cm3之间。p体区46包括与主栅极44齐平的上部46B，以及与NDD区36齐平并且接触NDD区36的下部46C。
接下来，参照图1J，在如图1I中示出的结构上方形成层间电介质(ILD)50，并且其形成在主栅极44上方。ILD50可以包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、原硅酸四乙酯(TEOS)氧化物等。ILD50可以形成为覆盖层(blanket layer)。然后通过蚀刻ILD50和重掺杂的n型区48的一些部分来形成接触开口(在图1J中填充有源极区54)。在接触开口形成之后，暴露出重掺杂的n型区48的侧壁，并且还暴露出p体区46的顶面。
接下来，还如图1J所示，实施注入以将p型杂质掺杂到接触开口内和p体区46内，从而在p体区46的表面区域中形成重掺杂的p型区52。重掺杂的p型区52充当p体区46的拾取区(pickup region)。接下来，沉积导电材料以形成源极区54。此外，在重掺杂的半导体区20上沉积导电材料以形成漏极区56。还可以在相应的晶圆/管芯的相对表面上沉积源极区54和漏极区56。在一些实施例中，源极区54和漏极区56由金属或金属合金，诸如铝、铜、钨、镍等形成。因而形成功率MOSFET60。可以通过形成接触塞(该接触塞不在图1J中示出的平面中，因而没有示出)来形成与主栅极44和场板40的电连接。在一些实施例中，场板40电连接至源极区54，并且与源极区54处于相同的电压。在可选的实施例中，场板40与源极区54断开，并施加有与源极区54的电压分开的电压。
采用曲线61示意性地示出功率MOSFET60的导通电流(on-current)，曲线61经过源极区54、重掺杂的n型区48、p型体区46中的沟道区46’、NDD区36、外延层22和半导体区20，然后到达漏极区56。
可以观察到，主栅极44和NDD区36具有重叠，重叠区域的宽度受到NDD区36的厚度T3的影响。重叠宽度和重叠宽度变化均较小。因此，因为NDD区36形成功率MOSFET60的漏极区的一部分，所以栅漏电容较小。可以观察到，重叠宽度基本不受在图1E至图1H示出的步骤中形成的各种部件的深度的工艺变化的影响。
图2A和图2B示出根据可选实施例的形成功率MOSFET的中间阶段的截面图。除非另有说明，这些实施例以及图3A至图3H中的实施例中的元件的材料和形成方法与图1A至图1J中示出的实施例中用相似的参考标号表示的相似元件基本相同。因此，图2A至图3H中示出的相似元件的详情可以在图1A至图1J示出的实施例的论述中找到。
这些实施例的初始步骤与图1A至图1C中示出的基本相同。接下来，如图2A所示，实施蚀刻步骤以去除硬掩模层32的底部，并且使沟槽28延伸至外延层22内。蚀刻可以是各向异性的，而剩余的硬掩模层32用作蚀刻掩模，其覆盖沟槽28的边缘部分，并且使沟槽28的中心区域未被覆盖。接下来，如图2B所示，通过倾斜注入34形成NDD区36。在一些实施例中，为了形成NDD区36，可以在沟槽28的底部形成掩模区37，从而使NDD区36的底面高于沟槽28的底部。然后去除掩模区37。在可选的实施例中，没有形成掩模区37，采用适当的注入角度使得NDD区36的底面高于沟槽28的底部。NDD区36与硬掩模层32自对准。这些实施例中的后续步骤与图1F至图1J中所示出的基本相同，并在此不进行重复。
图3A至图3H示出根据又一些可选实施例的形成沟槽功率MOSFET的中间阶段的截面图。这些实施例的初始步骤与图1A和图1B中示出的基本相同。接下来，如图3A所示，形成导电层62。在一些实施例中，导电层62由多晶硅形成，并且在下文中被称为多晶硅层62，然而也可以使用其他导电材料，诸如金属、金属合金、金属硅化物等。
参照图3B，对多晶硅层62进行蚀刻。去除多晶硅层62的水平部分，并且在沟槽28中保留多晶硅层62的一些垂直部分。接下来，多晶硅层62的剩余部分用作掩模来蚀刻氧化物层30和下面的部分外延层22。因而沟槽28延伸到外延层22内。
参照图3C，通过倾斜注入n型杂质形成NDD区36。在一些实施例中，为了形成NDD区36，可以在沟槽28的底部形成掩模区37，使得NDD区36的底面可以高于沟槽28的底部。在可选的实施例中，没有形成掩模区37，而采用适当的注入角度使得NDD区36的底面高于沟槽28的底部。NDD区36与硬掩模层32自对准。可以观察到，多晶硅层62的剩余部分与NDD区36重叠，其中重叠宽度接近于多晶硅层62的厚度T5和NDD区36的厚度T3中的较小的厚度。在图3D中，形成介电层38，然后在沟槽28的底部形成场板40。场板40的形成包括沉积步骤和深蚀刻步骤。在图3E中，对介电层38进行深蚀刻，并且形成介电层42以覆盖场板40。
接下来，在图3F中，对介电层42进行深蚀刻从而去除介电层42位于沟槽28的侧壁上的垂直部分和介电层42位于沟槽28外面的部分，同时使位于场板40上方的部分保持未被蚀刻。然后沉积导电材料，之后进行深蚀刻。导电材料位于沟槽28中的部分与多晶硅层62的剩余部分合并以形成主栅极44。在一些实施例中，导电材料包括多晶硅。可以理解，在主栅极44中可以存在明显的界面44C，因为主栅极44的两部分在不同的时期形成。图3G示出去除硬掩模层26。图3H示出形成p体区46、重掺杂的n型区48、ILD50、重掺杂的p型区52、源极区54和漏极区56。在此对这些工艺详情不再重复。
虽然图1A至图3H中示出的实施例提供了形成n型功率MOSFET的方法，但是，教导可很容易地用于形成p型功率MOSFET，其中颠倒相应区域20、22、36、46、48和52的导电类型。
根据实施例，一种器件包括：具有第一导电类型的半导体区；延伸到半导体区内的沟槽；以及位于沟槽中的场板，其中场板是导电的。第一介电层将场板的底部和侧壁与半导体区分隔开。主栅极设置在沟槽中并且与场板重叠。第二介电层设置在主栅极和场板之间，并且将主栅极和场板彼此分隔开。具有第一导电类型的DD区位于第二介电层下方，其中主栅极的边缘部分与DD区重叠。体区包括与主栅极的一部分处于同一水平面的第一部分和与DD区处于同一水平面并且接触DD区的第二部分，其中，体区具有与第一导电类型相反的第二导电类型。
根据其他实施例，一种器件包括：具有选自基本上由p型和n型所组成的组的第一导电类型的半导体区，以及从半导体区的顶面延伸到半导体区内的沟槽。第一介电层位于沟槽的底部和侧壁。场板包括接触第一介电层的底部和侧壁，其中场板是导电的。主栅极位于沟槽中并且与场板重叠。第二介电层位于主栅极和场板之间并且将主栅极和场板彼此分隔开。具有第一导电类型的DD区包括接触第二介电层的顶面，以及接触第一介电层的侧壁。DD区的杂质浓度大于半导体区的杂质浓度。
根据又一些实施例，一种方法包括：外延生长具有第一导电类型的外延半导体区；在外延半导体区中形成第一沟槽；以及形成延伸至沟槽内并且覆盖沟槽的边缘部分的注入掩模。实施倾斜注入以在外延半导体区中形成DD区，其中DD区包括与注入掩模重叠的部分，并且DD区具有第一导电类型。对外延半导体区进行蚀刻以使其延伸到外延半导体区内，其中采用注入掩模作为蚀刻掩模来实施蚀刻步骤。在蚀刻步骤之后，形成第一介电层作为沟槽的底部和侧壁的内衬。在沟槽中以及在第一介电层上方形成场板，其中场板包括接触第一介电层的底部和侧壁。在场板上方形成第二介电层。在沟槽中以及在第二介电层上方形成主栅极。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的主旨和范围的情况下，在其中进行种不同的改变、替换和更改。此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (19)

1.一种半导体器件，包括：
半导体区，具有第一导电类型；
沟槽，延伸到所述半导体区内；
场板，位于所述沟槽中，其中，所述场板是导电的；
第一介电层，将所述场板的底部和侧壁与所述半导体区分隔开；
主栅极，位于所述沟槽中并且与所述场板重叠；
第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此分隔开；
掺杂漏极(DD)区，具有所述第一导电类型，所述掺杂漏极区位于所述第二介电层下方，其中，所述主栅极的边缘部分与所述掺杂漏极区重叠；以及
体区，包括与所述主栅极的一部分处于同一水平面的第一部分，和与所述掺杂漏极区处于同一水平面并且接触所述掺杂漏极区的第二部分，其中，所述体区具有与所述第一导电类型相反的第二导电类型。
2.根据权利要求1所述的半导体器件，其中，所述主栅极、所述掺杂漏极区和所述体区形成功率金属氧化物半导体场效应晶体管(MOSFET)，并且，所述功率金属氧化物半导体场效应晶体管包括位于所述体区上方的源极和位于所述半导体区下面的漏极。
3.根据权利要求1所述的半导体器件，其中，所述半导体区的杂质浓度低于所述掺杂漏极区的杂质浓度。
4.根据权利要求1所述的半导体器件，其中，所述掺杂漏极区接触所述第一介电层的侧壁部分。
5.根据权利要求1所述的半导体器件，其中，所述第二介电层包括：
接触所述掺杂漏极区的顶面的底面；以及
接触所述主栅极的底面的顶面。
6.根据权利要求1所述的半导体器件，其中，所述主栅极包括与所述掺杂漏极区和所述第一介电层之间的界面基本对准的可辨识的垂直界面。
7.根据权利要求1所述的半导体器件，其中，所述掺杂漏极区的底面高于所述场板的底面。
8.一种半导体器件，包括：
半导体区，具有第一导电类型，所述第一导电类型选自由p型和n型所组成的组；
沟槽，从所述半导体区的顶面延伸到所述半导体区内；
第一介电层，作为所述沟槽的底部和侧壁的内衬；
场板，包括接触所述第一介电层的底部和侧壁，其中，所述场板是导电的；
主栅极，位于所述沟槽中并且与所述场板重叠；
第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此分隔开；以及
掺杂漏极(DD)区，具有所述第一导电类型，其中所述掺杂漏极区包括接触所述第二介电层的顶面和接触所述第一介电层的侧壁，其中，所述掺杂漏极区的杂质浓度大于所述半导体区的杂质浓度。
9.根据权利要求8所述的半导体器件，其中，所述主栅极的边缘部分与所述掺杂漏极区重叠。
10.根据权利要求8所述的半导体器件，还包括体区，所述体区包括与所述主栅极的一部分处于同一水平面的第一部分以及与所述掺杂漏极区处于同一水平面并且接触所述掺杂漏极区的第二部分，其中，所述体区具有与所述第一导电类型相反的第二导电类型。
11.根据权利要求8所述的半导体器件，其中，所述主栅极和所述掺杂漏极区形成功率金属氧化物半导体场效应晶体管(MOSFET)的一部分，并且，所述功率金属氧化物半导体场效应晶体管包括位于所述主栅极上方的源极和位于所述半导体区下面的漏极。
12.根据权利要求11所述的半导体器件，其中，所述功率金属氧化物半导体场效应晶体管还包括位于所述半导体区和所述漏极之间的具有所述第一导电类型的重掺杂区。
13.根据权利要求8所述的半导体器件，其中，所述主栅极包括与所述掺杂漏极区和所述第一介电层之间的界面基本对准的可辨识的垂直界面。
14.根据权利要求8所述的半导体器件，其中，所述掺杂漏极区的底面高于所述场板的底面。
15.一种制造半导体器件的方法，包括：
外延生长具有第一导电类型的外延半导体区；
在所述外延半导体区中形成第一沟槽；
形成延伸至所述沟槽内并且覆盖所述沟槽的边缘部分的注入掩模；
实施倾斜注入以在所述外延半导体区中形成掺杂漏极(DD)区，其中，所述掺杂漏极区包括与所述注入掩模重叠的第一部分，并且，所述掺杂漏极区具有第一导电类型；
对所述外延半导体区进行蚀刻以使所述沟槽进一步向下延伸到所述外延半导体区内，其中，采用所述注入掩模作为蚀刻掩模来实施蚀刻步骤；
在所述蚀刻步骤之后，形成第一介电层作为所述沟槽的底部和侧壁的内衬；
在所述沟槽中以及在所述第一介电层上方形成场板，其中，所述场板包括接触所述第一介电层的底部和侧壁；
在所述场板上方形成第二介电层；以及
在所述沟槽中以及在所述第二介电层上方形成主栅极。
16.根据权利要求15所述的制造半导体器件的方法，还包括：对所述外延区的顶部进行注入以形成具有与所述第一导电类型相反的第二导电类型的体区，其中，所述体区包括与所述主栅极的一部分齐平的一部分，并且，所述体区连接所述掺杂漏极区。
17.根据权利要求15所述的制造半导体器件的方法，还包括：
在所述外延半导体区上方形成源极区；以及
在所述外延半导体区下方形成漏极区，其中，所述源极区、所述漏极区、所述掺杂漏极区、所述场板和所述主栅极形成功率金属氧化物半导体场效应晶体管(MOSFET)。
18.根据权利要求15所述的制造半导体器件的方法，其中，所述注入掩模包含导电材料，并且，在形成所述主栅极的步骤之后，所述注入掩模形成所述主栅极的一部分。
19.一种制造半导体器件的方法，包括：
外延生长具有第一导电类型的外延半导体区；
在所述外延半导体区中形成第一沟槽；
形成延伸至所述沟槽内并且覆盖所述沟槽的边缘部分的注入掩模；
对所述外延半导体区进行蚀刻以使所述沟槽进一步向下延伸到所述外延半导体区内；
实施倾斜注入以在所述外延半导体区中形成掺杂漏极(DD)区，其中，所述掺杂漏极区包括与所述注入掩模重叠的第一部分，并且，所述掺杂漏极区具有第一导电类型，其中，采用所述注入掩模作为蚀刻掩模来实施蚀刻步骤；
在所述蚀刻步骤之后，形成第一介电层作为所述沟槽的底部和侧壁的内衬；
在所述沟槽中以及在所述第一介电层上方形成场板，其中，所述场板包括接触所述第一介电层的底部和侧壁；
在所述场板上方形成第二介电层；以及
在所述沟槽中以及在所述第二介电层上方形成主栅极。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896060B2 (en) 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET
US8969955B2 (en) 2012-06-01 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFET and methods for forming the same
JP2016152255A (ja) * 2015-02-16 2016-08-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6514567B2 (ja) * 2015-05-15 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI615889B (zh) * 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
TWI643253B (zh) * 2016-05-18 2018-12-01 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
TWI577010B (zh) 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
US11289596B2 (en) * 2019-02-25 2022-03-29 Maxpower Semiconductor, Inc. Split gate power device and its method of fabrication
CN109888003A (zh) * 2019-03-12 2019-06-14 电子科技大学 一种分离栅增强的功率mos器件
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
TWI746007B (zh) * 2020-06-12 2021-11-11 新唐科技股份有限公司 功率元件
US11677011B2 (en) * 2020-12-18 2023-06-13 Omnivision Technologies, Inc. Fabrication process of vertical-channel, silicon, field-effect transistors
CN114420564A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 一种分离栅沟槽mos器件及其制造方法
CN114420565A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 增强型分离栅沟槽mos器件及其制造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243356A (ja) 1999-02-23 2000-09-08 Hamamatsu Photonics Kk ホローカソードランプ
JP4860821B2 (ja) 1999-03-01 2012-01-25 ゼネラル セミコンダクター，インク． 半導体デバイス製造方法
US6812526B2 (en) 2000-03-01 2004-11-02 General Semiconductor, Inc. Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
WO2003103036A1 (en) * 2002-05-31 2003-12-11 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of manufacturing
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7427795B2 (en) 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
JP2006128506A (ja) 2004-10-29 2006-05-18 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
CN101542731B (zh) * 2005-05-26 2012-07-11 飞兆半导体公司 沟槽栅场效应晶体管及其制造方法
AT504290A2 (de) * 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
US7361561B2 (en) * 2005-06-24 2008-04-22 Freescale Semiconductor, Inc. Method of making a metal gate semiconductor device
US7348256B2 (en) * 2005-07-25 2008-03-25 Atmel Corporation Methods of forming reduced electric field DMOS using self-aligned trench isolation
DE102006013203B3 (de) 2006-03-22 2008-01-10 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
US20070262395A1 (en) * 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US7747445B2 (en) 2006-07-12 2010-06-29 Nuance Communications, Inc. Distinguishing among different types of abstractions consisting of plurality of commands specified by particular sequencing and or timing or no timing and sequencing using voice commands
KR100808376B1 (ko) 2006-08-30 2008-03-03 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7812459B2 (en) 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
JP5634001B2 (ja) 2007-03-28 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
US8278731B2 (en) 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
WO2009154882A2 (en) * 2008-06-20 2009-12-23 Maxpower Semiconductor Inc. Semiconductor power switches having trench gates
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
US9293577B2 (en) 2010-03-30 2016-03-22 Volterra Semiconductor LLC LDMOS with no reverse recovery
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
US8304825B2 (en) 2010-09-22 2012-11-06 Monolithic Power Systems, Inc. Vertical discrete devices with trench contacts and associated methods of manufacturing
US8471331B2 (en) * 2011-08-15 2013-06-25 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device with source-substrate connection and structure
US8525354B2 (en) 2011-10-13 2013-09-03 United Microelectronics Corporation Bond pad structure and fabricating method thereof
US8896060B2 (en) 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET
US8969955B2 (en) 2012-06-01 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFET and methods for forming the same

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