CN116093162A - 屏蔽栅沟槽型场效应管及其制造方法 - Google Patents
屏蔽栅沟槽型场效应管及其制造方法 Download PDFInfo
- Publication number
- CN116093162A CN116093162A CN202310189400.0A CN202310189400A CN116093162A CN 116093162 A CN116093162 A CN 116093162A CN 202310189400 A CN202310189400 A CN 202310189400A CN 116093162 A CN116093162 A CN 116093162A
- Authority
- CN
- China
- Prior art keywords
- trench
- field plate
- resistance
- trenches
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 230000005669 field effect Effects 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000000945 filler Substances 0.000 claims description 5
- 210000000746 body region Anatomy 0.000 claims description 4
- 239000010408 film Substances 0.000 claims 2
- 238000002360 preparation method Methods 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 22
- 230000008569 process Effects 0.000 abstract description 16
- 238000011084 recovery Methods 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 239000002699 waste material Substances 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000009826 distribution Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- -1 TiN Chemical class 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
屏蔽栅沟槽型场效应管及其制造方法，本发明涉及于功率半导体器件，为改善现有屏蔽栅沟槽型场效应管器件的可靠性，UIS性能，反向导通性能，并减少硅面积的浪费。本发明提供一种屏蔽栅沟槽型场效应管，所述的场效应管利用集成的高电阻场板沟槽，改善器件开关过程中元胞不均匀开通导致的击穿问题，所述的高电阻场板沟槽还可以作为缓冲器，改善器件开关和反向恢复时的过冲电流。
Description
技术领域
本发明涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。
背景技术
以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。
屏蔽栅沟槽型场效应管具有导通电阻低，开关速度快的特点。图1所示为一种传统结构的N型屏蔽栅沟槽型场效应管的横截面结构示意图。
其中屏蔽栅电极通常由多晶硅形成，为器件提供水平方向的电场，以提高元胞的击穿电压。开关过程中，源极电位需要沿屏蔽栅多晶硅传导到每一个元胞上，由于多晶硅电阻率较大，因此元胞之间会有电位信号的延迟，该信号延迟会导致开关瞬间各晶胞中屏蔽栅电极的电位不同，使某些元胞提早击穿，又或导致雪崩电流集中到某些元胞中，从而损害器件，影响器件使用的可靠性。屏蔽栅沟槽型场效应管器件外围设有终端区域。传统屏蔽栅沟槽型场效应管器件终端区域通常设有终端沟槽(112)，终端沟槽中有屏蔽栅电极(105)，屏蔽栅电极(105)和对应的沟槽侧壁之间通过沟槽氧化物层(116)隔离。通常地，需要确保终端区域的击穿电压高于元胞区域的击穿电压，以确保器件的可靠性和UIS(UIS,Unclamped Inductive Switching)性能。传统器件中通常采用方法例如：设置比元胞沟槽深度更深更宽的终端沟槽(112)；设置比元胞区域沟槽氧化物层(115)更厚的终端区域沟槽氧化物层(116)；在终端沟槽下方利用额外的离子注入形成P型岛。这些方法通常需要浪费额外的硅面积或复杂工艺来实现。另外，屏蔽栅沟槽型场效应管器件随着击穿电压的提高，需要曾加的沟槽氧化物层的厚度，在高压器件中，过厚的沟槽氧化物层会浪费更多的硅面积。
此外，传统屏蔽栅沟槽型场效应管器件中，由于寄生二极管的存在，反向导通时具有0.4V到1V左右的压降，反向导通的直流损耗较大，而且反向恢复时间较长。为了降低反向导通压降和缩短反向恢复时间，通常会把肖特基二极管整合到器件当中。整合肖特基二极管的场效应管器件虽然改善了反向导通性能，但容易造成器件UIS能力的降低。因此需要确保整合的肖特基二极管的击穿电压比场效应管的雪崩击穿电压高，确保整体器件的反向击穿能力。同时，整合肖特基二极管在反向恢复时容易因为软指数(soft factor)较小而让电路出现震荡，不利于电路系统的可靠性。
发明内容
为改善现有屏蔽栅沟槽型场效应管器件的可靠性，UIS性能，反向导通性能，并减少硅面积的浪费。本发明提供一种屏蔽栅沟槽型场效应管，所述的场效应管包括有位于底部的漏极金属层，位于漏极金属层之上的第一导电类型重掺杂衬底层，位于第一导电类型重掺杂衬底层之上的第一导电类型外延层，位于第一导电类型外延层上方的第二导电类型掺杂体区和第一导电类型重掺杂源区；位于器件上表面的源极金属，在第一导电类型外延层上还设有一系列的元胞沟槽和高电阻场板沟槽，所述的元胞沟槽包含有栅电极和屏蔽栅电极，栅电极与屏蔽栅电极之间有极间隔离层隔离，所述的屏蔽栅电极与位于器件上表面的源极金属相连；所述的高电阻场板沟槽内设有高电阻场板，所述的高电阻场板上方连接到位于器件上表面的源极金属，下方连接到沟槽底部的半导体中；所述的高电阻场板沟槽的宽度比元胞沟槽的宽度窄，一般来说，高电阻场板沟槽宽度为元胞沟槽(202)宽度的20-50％。
其中，屏蔽栅电极由沟槽下方延伸到沟槽上方，栅电极分为左右两个的电极，分别位于屏蔽栅电极的左上和右上位置，也可以是一个电极直接位于屏蔽栅电极正上方。
进一步的，所述的元胞沟槽和高电阻场板沟槽的左右两侧还分别设有绝缘介质层和用于隔离绝缘介质层和沟槽侧壁的薄氧化层。
进一步的，所述的高电阻场板沟槽比元胞沟槽更深，高电阻场板沟槽甚至有可能延伸到第一导电类型重掺杂衬底层中。
进一步的，高电阻场板也可能从上到下由多种电阻率不同的材料组成，比如制作高电阻场板的材料的电阻率自上而下升高，电阻率变大时，相应场板附近的耦合电场也会变小，因此可以通过场板中电阻率的变化得到所需要的耦合电场。
进一步的，所述的高电阻场板中包括有一个以上的由上到下的第二导电类型半导体层和第一导电类型半导体层并组成的齐纳二极管，在高电阻场板中形成一个或多个PN结结构，通过该PN结结构，调节出设计需要的耦合电压，同时能减少高电阻场板中的漏电流。
进一步的，所述的高电阻场板中还设有高电阻薄膜，可以通过调节高电阻薄膜的厚度调节所需电阻率，同时可以避免因为沟槽宽度的工艺偏差造成不同沟槽内高电阻场板电阻率偏差的问题。
进一步的，所述的高电阻场板沟槽周期性的排列在所述的元胞沟槽附近。
进一步的，一系列元胞沟槽形成有源区，所述的元胞沟槽之间设有与之平行的接触孔，所述的接触孔连接到上表面金属；一系列高电阻场板沟槽形成高电阻场板区域，所述的高电阻场板区域上方通过另一接触孔连接到上表面金属。器件的有源区域内可均匀地设置多个高电阻场板区域和高电阻场板沟槽，以平衡有源区域中元胞之间的屏蔽栅型号的传输，因此，在器件易击穿区域设置高电阻场板区域可改善器件整体的抗雪崩击穿能力。此外，高电阻场板区域也能稳定场效应管反向恢复时候过程中电流分布，减少反向电流过冲，减缓震荡。
还可以在高电阻场板区域中设置肖特基二极管，以形成新型的集成肖特基二极管的屏蔽栅沟槽型场效应管器件。
更进一步的，所述高电阻场板区域分布在所述的有源区中。
更进一步的，高电阻场板区域中的高电阻场板沟槽垂直或者平行于有源区中的元胞沟槽。
在有源区域中，设置一个或多个由系列高电阻场板沟槽组成的小型高电阻场板区域。
更进一步的，所述的有源区域中的一部分的高电阻场板沟槽上方的接触孔内，半导体和上表面金属形成肖特基接触，所述的肖特基接触的区域的面积占器件总面积的5-20％。
更进一步的，有源区域最外围还设有一段以上的第二高电阻场板沟槽，并围绕系列元胞沟槽。
更进一步的，在所述的第二高电阻场板沟槽外围还设有一系列和所述的第二高电阻场板沟槽垂直的外延沟槽，外延沟槽的最外围末端连接到漏极电位；
和/或者在围绕有源区域的高电阻场板沟槽的转角处设有一系列与元胞沟槽呈45度角的外延沟槽，所述的该外延沟槽为高电阻场板沟槽。外延沟槽能使半导体上表面的源极到芯片外围方向上电场分布更均匀，提高该区域的击穿电压，增强器件的UIS能力，并能降低可动离子对终端的影响，提高器件的可靠性。
更进一步的，在所述的外延沟槽的最外围还设有和所述的外延沟槽垂直的第三高电阻场板沟槽，以形成梯状高电阻场板沟槽结构，器件的终端区域可能由多个梯状高电阻场板沟槽组成，并形成网状结构；梯状高电阻场板沟槽的最外围通过接触孔连接到漏极电位。能进一步通过调整多层梯状高电阻场板沟槽网络的疏密分布，来调节半导体表面不同区域的电场分布。
进一步的，所述的高电阻场板沟槽和所述的元胞沟槽相连，两种沟槽也可能分开形成独立的沟槽。
本发明还提供一种屏蔽栅沟槽型场效应管的制备方法，所述的方法包括如下的步骤：
第一步，形成较宽沟槽和较窄沟槽，并在沟槽中分别形成薄氧化层，以及绝缘介质层；两类沟槽可能由同一步光刻和离子刻蚀形成；也可能由不同的光刻步骤和多部离子刻蚀形成，以实现不同的沟槽深度和沟槽斜度。
第二步，利用干法刻蚀去除沟槽底部的薄氧化层和绝缘介质层；
第三步，在沟槽中形成高电阻材料并完全填满较窄沟槽，此时较宽沟槽未被完全填满；在填充高电阻材料前或者去除底部薄氧化层前，可以对沟槽底部进行一步离子注入，形成高电阻场板的欧姆接触区域或者PN结区域；或者在填充高电阻材料前，进一步刻蚀沟槽底部半导体，增加沟槽深度，有利于增加高电阻场板底部和半导体的接触面积。
如果要形成由从上到下变化电阻率的材料形成的由从上到下变化电阻率的材料形成，形成方法为化学气相沉积(CVD)，且电阻率由CVD中物质成分的变化控制。
如果要在高电阻场板沟槽中形成高电阻薄膜结构，可以在该步骤中形成，首先在半导体沟槽内沉积高电阻薄膜，然后在沟槽内填充绝缘填充物。
第四步，利用各向同性刻蚀去除较宽沟槽中的高电阻材料，此时较窄沟槽中仍填充有高电阻材料并形成高电阻场板沟槽结构；其中，窄沟槽上部的高电阻材料可能被部分刻蚀；在进行各向同性刻蚀后，也可以能再进行一步干法刻蚀，去除半导体表面的高电阻材料残留。
第五步，在较宽沟槽中形成厚氧化层，填充并回刻屏蔽栅电极材料，再回刻厚氧化层；厚氧化层可能由化学气相沉积形成；也可以首先在沟槽内填充多晶硅，再对多晶硅进行热氧化形成；回刻屏蔽栅电极材料通常使用干法刻蚀，其刻蚀深度可能在半导体上表面以下0.1-0.5um处，也可以刻蚀到低于最终结构中栅极电极的位置，约为半导体上表面以下0.5-1.5um处，并在后续工艺中形成位于沟槽上方的一整个栅极电极结构。在刻蚀厚氧化层前，还可以以厚氧化层最为硬掩模，对屏蔽栅电极材料进行一步离子注入，增加后续工艺中屏蔽栅电极材料的氧化速率。在回刻厚氧化层的过程中，绝缘介质层起到保护沟槽侧壁的作用。
第六步，进行热氧化，在屏蔽栅电极材料上形成极间氧化层；极间氧化层厚度在0.1-0.5um之间。热氧化过程中，绝缘介质层起到保护沟槽侧壁的作用。
第七步，形成栅氧化层和栅极电极并最终形成器件。
更进一步的，所述的第三步中形成高电阻薄膜，先在半导体沟槽内沉积高电阻薄膜，然后在沟槽内填充绝缘填充物。
本发明提供的集成高电阻场板沟槽的新型沟槽型场效应管器件结构，利用集成的高电阻场板沟槽，改善器件开关过程中元胞不均匀开通导致的击穿问题。此外，该结构中高电阻场板沟槽可以作为缓冲器(Snubber)，改善器件开关和反向恢复时的过冲电流。
本发明提供的使用高电阻场板沟槽作为器件终端的沟槽型场效应管器结构，能提高器件的可靠性和UIS性能。
本发明提供的一种集成高电阻沟槽与肖特基二极管的新型沟槽型场效应管器件结构，利用高电阻场板，提高肖特基二极管的击穿电压，确保器件反向击穿性能，同时可以集成肖特基二极管的反向恢复性能，改善电路系统的可靠性。
附图说明
图1为一个现有的屏蔽栅沟槽型场效应管器件的剖面示意图。
图2为本发明器件的一个实施例的剖面示意图。
图3A-3F为图2中实施例的制造工艺的关键步骤的剖面示意图。
图4A-B为一个本发明器件实施例中，高电阻场板沟槽结构的制造工艺的关键步骤的剖面示意图。
图5为本发明器件的一个实施例的剖面示意图。
图6A为本发明器件一个实施例的部分沟槽和接触孔的结构顶视图。
图6B为本发明器件一个实施例的部分沟槽和接触孔的结构顶视图。
图6C为本发明器件一个实施例的部分沟槽和接触孔的结构顶视图。
图6D为本发明器件一个实施例的部分沟槽和接触孔的结构顶视图。
图7A为本发明器件一个实施例的终端区域的沟槽结构顶视图。
图7B为本发明器件一个实施例的终端区域的沟槽和接触孔结构顶视图。
图7C为本发明器件一个实施例的终端区域的沟槽和接触孔结构顶视图。
具体实施方式
以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅(Si)材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓(GaN)，碳化硅(SiC)等。在以下说明中，半导体区的导电类型被分为P型(第二导电类型)与N型(第一导电类型)，一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(B)、铝(Al)、镓(Ga)等，一个N型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷(P)、砷(As)、碲(Sb)、硒(Se)、质子(H+)等。在以下说明中，重度掺杂的P型导电的半导体区被标记为P+区，重度掺杂的N型导电的半导体区被标记为N+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×1019cm-3至1×1021cm-3之间。本技术领域人员应该知道，本发明所述的P型(第二导电型)与N型(第一导电型)可以互换。
图2为第一实施例的半导体场效应管器件，其中最少包括两类沟槽：元胞沟槽(202)，以及高电阻场板沟槽(212)。另外包括：位于底部的漏极金属层(213)；位于漏极金属层之上的N+衬底层(200)；位于N+衬底层之上的N型外延层(201)；位于器件上表面的P掺杂体区(208)和N+掺杂源区(209)；其中元胞沟槽(202)中最少包含：位于沟槽上方的栅电极(206)以及下方的屏蔽栅电极(204)。栅电极(206)和沟槽侧壁之间通过栅氧化层隔离。栅电极(206)与屏蔽栅电极(204)之间有极间隔离层隔离。其中，屏蔽栅电极(204)与位于器件上表面的源极金属(211)相连。此外，屏蔽栅电极(204)和沟槽侧壁之间有厚氧化层(225)。高电阻场板沟槽(212)中最少包含沟槽内的高电阻场板(223)。高电阻场板(223)上方连接到位于器件上表面的源极金属(211)，下方连接到沟槽底部的半导体中。
此外，如图2中所示，元胞沟槽(202)和高电阻场板沟槽(212)的左右侧壁上，可能还存在薄氧化层(221)以及绝缘介质层(222)。其中绝缘介质层(222)有利于在屏蔽栅沟槽型场效应管制造过程中形成较厚的极间隔离层，以及减少制造工艺流程中对沟槽侧壁产生的应力。薄氧化层(221)作用于隔离沟槽和绝缘介质层(222)，并能防止沟槽侧壁处出现晶格缺陷。
其中，元胞沟槽(202)内的栅电极(206)和屏蔽栅电极(204)通常由多晶硅组成，也可能由非晶硅、金属、金属化合物组成。如图2中所示，屏蔽栅电极(204)由沟槽下方延伸到沟槽上方，栅电极(206)位于屏蔽栅电极(204)的左上和右上位置。但实际上，在一些实施例中，屏蔽栅电极(204)可以不延伸到沟槽上方，而是位于栅电极(206)的正下方；同时，栅电极(206)也可能不分为左右两个的电极，而是合并为一个位于屏蔽栅电极(204)正上方的电极。
高电阻场板沟槽(212)的宽度比元胞沟槽(202)的宽度窄，较窄的沟槽(212)有利于形成电阻值较大的高电阻场板(223)。比如在一个100V的实施例中，高电阻场板沟槽(212)宽度为元胞沟槽(202)宽度的20-50％。
高电阻场板沟槽(212)的深度通常和元胞沟槽(202)的深度相当或者更深，甚至有可能延伸到N+衬底层(200)中。
器件反偏时，元胞沟槽(202)中，连接到源极电位的屏蔽栅电极(204)通过厚氧化层(225)在相邻半导体中产生水平方向电场。此时在沟槽深处侧壁上产生的电场较大，会导致不均匀的电场分布，限制了击穿电压的大小。而高电阻场板沟槽(212)中，因为高电阻场板(223)中形成由上方源极金属(211)到下方漏极金属(213)的电流通路，产生均匀分布的电场并耦合到相邻半导体中，因此可以实现更高的击穿电压。
高电阻场板(223)可能由高电阻多晶硅(SIPOS)、非晶硅，氮氧化硅，金属化合物(例如TiN、SiTi等)，或者由有机化合物等材料组成，且材料电阻率温度系数为正数。
通常地，较窄的沟槽(212)有利于形成电阻值较大的高电阻场板(223)。在一个100V器件的实施例中，高电阻场板宽度在0.05-0.5um之间，高电阻场板的电阻率在1e-4Ohm-m到1e-7Ohm-m之间。
此外，高电阻场板(223)也可能从上到下由多种电阻率不同的材料组成。电阻率变大时，相应场板附近的耦合电场也会变小。因此可以通过场板中电阻率的变化，得到设计所需要的耦合电场。在一个实施例中，高电阻场板(223)的电阻率随深度变化，上方低下方高。在一个实施例中，高电阻场板(223)上部，距离半导体上表面0-0.5um处，电阻率在1e-6到1e-10Ohm-m之间，且比下部电阻率低。
高电阻场板(223)也可能从上到下由多种不同掺杂的半导体材料组成，并形成一个或多个PN结结构。通过该PN结结构，能调节出设计需要的耦合电压，同时能减少高电阻场板中的漏电流。在一个实施例中，高电阻场板(223)中包含多个由上到下的P型和N型半导体层并组成齐纳二极管。
通常地，屏蔽栅电极(204)由多晶硅组成，源极信号从源极金属处需要经过由很长的多晶硅材料的才能传导到远离源极接触孔的元胞中，影响元胞的内屏蔽栅电极(204)的响应速度。额外的高电阻场板和屏蔽栅电极(204)能组成新的RC网络，平衡屏蔽栅电极(204)在不同元胞中的响应速度，防止因为元胞响应速度不一致导致的器件击穿问题。
图3A到3D展示上述第一实施例器件的一种可实施制造方法中的关键步骤。
第一步，形成宽窄不同的两类沟槽，宽沟槽(202)和窄沟槽(212)，并在沟槽中分别形成薄氧化层(221)，以及绝缘介质层(222)，如图3A所示。其中，两类沟槽可能由同一步光刻和离子刻蚀形成；也可能由不同的光刻步骤和多部离子刻蚀形成，以实现不同的沟槽深度和沟槽斜度。绝缘介质层(222)可能为氮化物、聚合物，或者其组合层。
第二步，利用干法刻蚀，去除沟槽底部的薄氧化层(221)和绝缘介质层(222)，如图3B所示。
第三步，在沟槽中形成高电阻材料(223)并完全填满较窄沟槽(212)，此时较宽沟槽(202)未被完全填满，如图3C所示。在填充高电阻材料(223)前或者去除底部薄氧化层前，有可能对沟槽底部进行一步离子注入，形成高电阻场板的欧姆接触区域或者PN结区域。在填充高电阻材料(223)前，也可能进一步刻蚀沟槽底部半导体，增加沟槽深度，有利于增加高电阻场板底部和半导体的接触面积。
第四步，利用各向同性刻蚀去除较宽沟槽(202)中的高电阻材料(223)，此时较窄沟槽中仍填充有高电阻材料(223)并形成高电阻场板沟槽(212)结构，如图3D所示。其中，窄沟槽上部的高电阻材料(223)可能被部分刻蚀。另外，在进行各向同性刻蚀后，可能再进行一步干法刻蚀，去除半导体表面的高电阻材料残留。
第五步，在较宽沟槽(202)中形成厚氧化层(225)，填充并回刻屏蔽栅电极材料(204)，再回刻厚氧化层(225)，如图3E所示。其中，厚氧化层可能由化学气相沉积形成；也可能首先在沟槽内填充多晶硅，再对多晶硅进行热氧化形成。回刻屏蔽栅电极材料(204)通常使用干法刻蚀，其刻蚀深度可能在半导体上表面以下0.1-0.5um处；也可能刻蚀到低于最终结构中栅极电极的位置，约为半导体上表面以下0.5-1.5um处，并在后续工艺中形成位于沟槽上方的一整个栅极电极结构。在刻蚀厚氧化层(225)前，有可能以厚氧化层(225)最为硬掩模，对屏蔽栅电极材料(204)进行一步离子注入，增加后续工艺中屏蔽栅电极材料(204)的氧化速率。在回刻厚氧化层(225)的过程中，绝缘介质层(222)起到保护沟槽侧壁的作用。
第六步，进行热氧化，在屏蔽栅电极材料(204)上形成极间氧化层(206)，如图3F所示。极间氧化层厚度在0.1-0.5um之间。热氧化过程中，绝缘介质层(222)起到保护沟槽侧壁的作用。
第七步，形成栅氧化层和栅极电极并最终形成器件。
上述工艺步骤不需要额外的光刻步骤以形成两种沟槽结构(202，212)，且能形成高质量的极间氧化层，防止栅源之间的漏电。在一些实施例中，可能省略第一、二步中绝缘介质层(222)相关步骤，并在第六步中形成极间氧化层的同时形成栅氧化层，以简化工艺流程。
上述制造工艺的第三步中，因应高电阻场板沟槽(212)的具体结构和材料，制造流程中可能由不同变化。在一个实施例中，高电阻场板(223)由从上到下变化电阻率的材料形成，形成方法为化学气相沉积(CVD)，且电阻率由CVD中物质成分的变化控制。
在另一个实施例中，高电阻场板沟槽(212)中包含高电阻薄膜(223)结构，且其形成的关键步骤如下：
在上述工艺流程第三步中，在半导体沟槽内沉积高电阻薄膜(223)，如图4A所示。然后，在沟槽内填充绝缘填充物(227)，如图4B所示。
其中绝缘填充物(227)可能为氮化物，氧化物，或者有机化合物。上述结构中，可以通过调节高电阻薄膜(223)的厚度调节所需电阻率，同时可以避免因为沟槽宽度的工艺偏差造成不同沟槽内高电阻场板电阻率偏差的问题。
上述提到的高电阻场板沟槽(212)，通常为周期性排列，分布在元胞沟槽(202)附近，如图5中实施例所示。
其中，系列高电阻场板沟槽(212)相互之间的距离可能不等于系列元胞沟槽(202)相互之间的距离。系列高电阻场板沟槽(212)内的高电阻场板上方直接连接到上表面金属(211)，并形成由竖直方向的电流通路。
通常地，系列高电阻场板沟槽(212)之间的半导体上表面处有离子注入区(218)。该离子注入区可能为P型区域，并由形成P掺杂体区(208)的离子注入工艺形成；也可能由刻蚀完接触孔后进行P+离子注入形成；或是经上述两步形成。
离子注入区(218)也可能为淡掺杂区域，且与上表面金属形成肖特基接触，以形成集成的肖特基二极管结构。在一个实施例中，上表面金属和离子注入区(218)之间有包含TiN或TiSi的材料层，且离子注入区的掺杂浓度低于或等于半导体外延层(201)。
另外，高电阻场板沟槽(212)下方可能有离子注入区域，并和高电阻场板形成欧姆接触。
此外，高电阻场板沟槽(212)的侧壁或者下方可能有P型离子注入区域，并在器件反偏时产生耗尽区，以进一步提高高电阻场板沟槽(212)的击穿电压。
本发明提到的实施例器件中，系列高电阻场板沟槽(212)可能有多种的版图实施方式：
一种版图实施方法如图6A所示。其中系列高电阻场板沟槽(212)与系列元胞沟槽(202)的排列方向相同，并分别形成高电阻场板区域(301)和有源区域(302)。其中，系列元胞沟槽(202)相互之间有与之平行的接触孔(220)，该接触孔(220)连接到上表面金属；系列高电阻场板沟槽(212)相互之间和上方均有接触孔(220)且连接到上表面金属。
在另一种版图实施方法中，系列高电阻场板沟槽(212)的沟槽排列方向与系列元胞沟槽(202)相互垂直，如图6B所示。
在另一种版图实施方法中，在有源区域(302)中，设置一个或多个由系列高电阻场板沟槽(212)组成的小型高电阻场板区域(301)，如图6C所示。
在另一种版图实施方法中，在一段元胞沟槽(202)中，设置一小段方向相同且相连的高电阻场板沟槽(212)，如图6D所示。
上述结构中，高电阻场板沟槽(212)与系列元胞沟槽(202)可能相连在一起，如图6C，6D所示。而实际上，两种沟槽也可能分开形成独立的沟槽。
结合上述各种版图实施例，器件的有源区域(302)内可均匀地设置多个高电阻场板区域(301)和高电阻场板沟槽(212)，以平衡有源区域中元胞之间的屏蔽栅型号的传输。同时，由于高电阻场板区域(301)的击穿电压高于有源区域(302)，因此，在器件易击穿区域设置高电阻场板区域(301)可改善器件整体的抗雪崩击穿能力。此外，高电阻场板区域(301)也能稳定场效应管反向恢复时候过程中电流分布，减少反向电流过冲，减缓震荡。
在上述结构中，可以在高电阻场板区域(301)中设置肖特基二极管，以形成新型的集成肖特基二极管的屏蔽栅沟槽型场效应管器件。
在一个具体的实施例中，有源区域中的一部分的系列高电阻场板沟槽(212)，其上方的接触孔(220)内，半导体和上表面金属形成肖特基接触。
在一个具体的实施例中，上述形成肖特基接触的区域，面积占整体器件的5-20％。上述集成的肖特基二极管区域，能降低器件的反向压降和反向恢复时间。同时，该区域内高电阻场板(212)能确保器件反向击穿时肖特基二极管区域的可靠性，且能减少反向恢复中源漏之间谐振，确保电路系统的可靠性。
除了上述结构，可以把高电阻场板沟槽(212)设置在系列元胞沟槽(202)的最外围，作为器件的终端区域。
图7A为本发明一个实施例的终端区域的沟槽顶视图。其中，最少一段第二高电阻场板沟槽(212)位于有源区域(302)最外围，并且围绕系列元胞沟槽(202)。
其中，元胞沟槽(202)可能在竖直方向上和高电阻场板沟槽(212)相连，且元胞沟槽(202)内的屏蔽栅电极(204)和高电阻场板沟槽(212)内的高电阻场板(223)相连。
图7B为本发明另一个实施例的终端区域的沟槽和接触孔的顶视图。该结构和上述实施例相比，在围绕有源区域的第二高电阻场板沟槽(212)外围，有一系列的外延沟槽(242)往外延伸。该外延沟槽(242)为高电阻场板沟槽(212)。围绕有源区域的高电阻场板沟槽(212)，其上方可能有接触孔(220)连接到上表面的源极金属上。该接触孔可能和有源区域中的接触孔相连。
外延沟槽(242)之间通常相互平行，且可能有P型注入区域位于沟槽之间或者沟槽底部。在围绕有源区域的高电阻场板沟槽(212)的转角处，可能有一系列与元胞沟槽呈45度角的外延沟槽。
在一个实施例中，外延沟槽(242)的最外围末端连接到漏极电位。在一个100V的器件实施例中，外延沟槽(242)往外延伸的长度在3到15um之间。
上述结构中，外延沟槽(242)能使半导体上表面的源极到芯片外围方向上电场分布更均匀，提高该区域的击穿电压，增强器件的UIS能力，并能降低可动离子对终端的影响，提高器件的可靠性。
图7C为本发明另一个实施例的终端区域的沟槽和接触孔的顶视图。该结构和上述实施例相比，在有源区域(302)的最外围，有最少两圈的高电阻场板沟槽(212)围绕，且在外围高电阻场板沟槽之间有与之垂直的一系列高电阻场板沟槽相连，形成梯状高电阻场板沟槽(252)结构。
该梯状高电阻场板沟槽(252)的沟槽之间以及沟槽底部可能有P型注入区域。器件的终端区域可能由多个梯状高电阻场板沟槽组成，并形成网状结构。在一个实施例中，梯状高电阻场板沟槽(252)的最外围沟槽为元胞沟槽(202)结构。该元胞沟槽作用为在于把梯状高电阻场板沟槽(252)的最外围连接到同一电位。
在一个实施例中，梯状高电阻场板沟槽(252)的最外围通过接触孔连接到漏极电位。
上述结构中，梯状高电阻场板沟槽(252)除了实现图7B实施例中外延沟槽(242)的功能外，能进一步通过调整多层梯状高电阻场板沟槽网络的疏密分布，来调节半导体表面不同区域的电场分布。例如进一步减少沟槽转角处或者栅极金属附近等容易击穿区域的电场。
本技术领域人员应该知道，上述的各个本发明的实施例所提到的结构特征以及工艺步骤，可以相互组合形成更多的实施例器件结构和制造流程。
Claims (17)
1.一种屏蔽栅沟槽型场效应管，所述的场效应管包括有位于底部的漏极金属层，位于漏极金属层之上的第一导电类型重掺杂衬底层，位于第一导电类型重掺杂衬底层之上的第一导电类型外延层，位于第一导电类型外延层上方的第二导电类型掺杂体区和第一导电类型重掺杂源区；位于器件上表面的源极金属，其特征在于，在第一导电类型外延层上还设有一系列的元胞沟槽和高电阻场板沟槽，所述的元胞沟槽包含有栅电极和屏蔽栅电极，所述的屏蔽栅电极与位于器件上表面的源极金属相连；所述的高电阻场板沟槽内设有高电阻场板，所述的高电阻场板上方连接到位于器件上表面的源极金属，下方连接到沟槽底部的半导体中；所述的高电阻场板沟槽的宽度比元胞沟槽的宽度窄。
2.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的元胞沟槽和高电阻场板沟槽的左右两侧还分别设有绝缘介质层和用于隔离绝缘介质层和沟槽侧壁的薄氧化层。
3.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的高电阻场板沟槽比元胞沟槽更深。
4.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的高电阻场板的电阻率自上而下升高。
5.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的高电阻场板中包括有一个以上的由上到下的第二导电类型半导体层和第一导电类型半导体层并组成的齐纳二极管。
6.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的高电阻场板中还设有高电阻薄膜。
7.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的高电阻场板沟槽周期性的排列在所述的元胞沟槽附近。
8.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，一系列元胞沟槽形成有源区，所述的元胞沟槽之间设有与之平行的接触孔，所述的接触孔连接到上表面金属；一系列高电阻场板沟槽形成高电阻场板区域，所述的高电阻场板区域上方通过另一接触孔连接到上表面金属。
9.如权利要求8所述的屏蔽栅沟槽型场效应管，其特征在于，所述高电阻场板区域分布在所述的有源区中。
10.如权利要求9所述的屏蔽栅沟槽型场效应管，其特征在于，高电阻场板区域中的高电阻场板沟槽垂直或者平行于有源区中的元胞沟槽。
11.如权利要求8所述的屏蔽栅沟槽型场效应管，其特征在于，所述的有源区域中的一部分的高电阻场板沟槽上方的接触孔内，半导体和上表面金属形成肖特基接触，所述的肖特基接触的区域的面积占器件总面积的5-20％。
12.如权利要求8所述的屏蔽栅沟槽型场效应管，其特征在于，有源区域最外围还设有一段以上的第二高电阻场板沟槽，并围绕系列元胞沟槽。
13.如权利要求12所述的屏蔽栅沟槽型场效应管，其特征在于，在所述的第二高电阻场板沟槽外围还设有一系列和所述的第二高电阻场板沟槽垂直的外延沟槽，外延沟槽的最外围末端连接到漏极电位；
和/或者在围绕有源区域的高电阻场板沟槽的转角处设有一系列与元胞沟槽呈45度角的外延沟槽。
14.如权利要求13所述的屏蔽栅沟槽型场效应管，其特征在于，在所述的外延沟槽的外围还设有和所述的外延沟槽垂直的第三高电阻场板沟槽，所述的第三高电阻场板沟槽和外延沟槽形成梯状高电阻场板沟槽结构，所述的器件外围设有一个以上的梯状高电阻场板沟槽结构。
15.如权利要求1所述的屏蔽栅沟槽型场效应管，其特征在于，所述的高电阻场板沟槽和所述的元胞沟槽相连。
16.一种屏蔽栅沟槽型场效应管的制备方法，其特征在于，所述的方法包括如下的步骤：
第一步，形成较宽沟槽和较窄沟槽，并在沟槽中分别形成薄氧化层，以及绝缘介质层；
第二步，去除沟槽底部的薄氧化层和绝缘介质层；
第三步，在沟槽中形成高电阻材料并完全填满较窄沟槽，此时较宽沟槽未被完全填满；
第四步，利用各向同性刻蚀去除较宽沟槽中的高电阻材料，此时较窄沟槽中仍填充有高电阻材料并形成高电阻场板沟槽结构；
第五步，在较宽沟槽中形成厚氧化层，填充并回刻屏蔽栅电极材料，再回刻厚氧化层；
第六步，进行热氧化，在屏蔽栅电极材料上形成极间氧化层；
第七步，形成栅氧化层和栅极电极并最终形成器件。
17.如权利要求16所述的屏蔽栅沟槽型场效应管的制备方法，其特征在于，所述的第三步中形成高电阻薄膜，先在半导体沟槽内沉积高电阻薄膜，然后在沟槽内填充绝缘填充物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310189400.0A CN116093162A (zh) | 2023-03-02 | 2023-03-02 | 屏蔽栅沟槽型场效应管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310189400.0A CN116093162A (zh) | 2023-03-02 | 2023-03-02 | 屏蔽栅沟槽型场效应管及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116093162A true CN116093162A (zh) | 2023-05-09 |
Family
ID=86200837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310189400.0A Pending CN116093162A (zh) | 2023-03-02 | 2023-03-02 | 屏蔽栅沟槽型场效应管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116093162A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116404039A (zh) * | 2023-06-08 | 2023-07-07 | 安建科技(深圳)有限公司 | 一种功率半导体器件及其制造方法 |
| CN117352555A (zh) * | 2023-12-06 | 2024-01-05 | 无锡锡产微芯半导体有限公司 | 一种集成式屏蔽栅沟槽mosfet及其制备工艺 |
| CN118398618A (zh) * | 2024-06-24 | 2024-07-26 | 无锡锡产微芯半导体有限公司 | 具有低漏电及快恢复能力的屏蔽栅功率器件 |
-
2023
- 2023-03-02 CN CN202310189400.0A patent/CN116093162A/zh active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116404039A (zh) * | 2023-06-08 | 2023-07-07 | 安建科技(深圳)有限公司 | 一种功率半导体器件及其制造方法 |
| CN116404039B (zh) * | 2023-06-08 | 2023-10-31 | 安建科技(深圳)有限公司 | 一种功率半导体器件及其制造方法 |
| US11967631B1 (en) | 2023-06-08 | 2024-04-23 | Jsab Technologies (Shenzhen) Ltd. | Power semiconductor device and manufacturing method thereof |
| CN117352555A (zh) * | 2023-12-06 | 2024-01-05 | 无锡锡产微芯半导体有限公司 | 一种集成式屏蔽栅沟槽mosfet及其制备工艺 |
| CN117352555B (zh) * | 2023-12-06 | 2024-04-09 | 无锡锡产微芯半导体有限公司 | 一种集成式屏蔽栅沟槽mosfet及其制备工艺 |
| CN118398618A (zh) * | 2024-06-24 | 2024-07-26 | 无锡锡产微芯半导体有限公司 | 具有低漏电及快恢复能力的屏蔽栅功率器件 |
| CN118398618B (zh) * | 2024-06-24 | 2024-11-01 | 无锡锡产微芯半导体有限公司 | 具有低漏电及快恢复能力的屏蔽栅功率器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10720524B1 (en) | Split-gate enhanced power MOS device | |
| TWI518803B (zh) | 用於負載開關和直流－直流器件的高密度ｍｏｓｆｅｔ的器件結構及其制備方法 | |
| CN110610981B (zh) | 功率半导体器件及其形成方法 | |
| TWI539602B (zh) | 半導體裝置及製造半導體裝置之方法 | |
| US10861965B2 (en) | Power MOSFET with an integrated pseudo-Schottky diode in source contact trench | |
| CN112864018B (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN111969059A (zh) | 一种屏蔽栅沟槽式金属氧化物半导体场效应管 | |
| CN116093162A (zh) | 屏蔽栅沟槽型场效应管及其制造方法 | |
| CN103887173A (zh) | 利用耗尽p-屏蔽的低输出电容的高频开关mosfet | |
| CN107910267B (zh) | 功率半导体器件及其制造方法 | |
| CN112201697B (zh) | 肖特基二极管以及制备该肖特基二极管的方法 | |
| CN106024894A (zh) | 沟槽栅功率mosfet结构及其制造方法 | |
| CN106997899B (zh) | 一种igbt器件及其制备方法 | |
| CN114093934B (zh) | 一种igbt器件及其制造方法 | |
| CN113130633B (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN109979987A (zh) | 一种屏蔽栅功率器件及制造方法 | |
| CN107910266B (zh) | 功率半导体器件及其制造方法 | |
| CN106024915A (zh) | 一种超级结肖特基二极管 | |
| CN106158631A (zh) | 带埋层沟槽功率器件及其制作方法 | |
| CN107910268B (zh) | 功率半导体器件及其制造方法 | |
| CN103531614A (zh) | 电荷补偿半导体器件 | |
| CN111261702A (zh) | 沟槽型功率器件及其形成方法 | |
| CN103137688A (zh) | 一种沟槽mos结构半导体装置及其制造方法 | |
| US20240088215A1 (en) | Trench mosfet device and manufacturing method therefor | |
| CN116053325A (zh) | 一种高电阻场板屏蔽栅沟槽型场效应管器件及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |