CN106158631A - 带埋层沟槽功率器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种带埋层沟槽功率器件及其制作方法，其中，制作方法包括：在形成有第一外延层和第二外延层的衬底上形成第一氧化层，第二外延层位于第一外延层上方；对第一氧化层、第二外延层及第一外延层进行刻蚀形成贯穿第一氧化层、第二外延层的底部位于第一外延层中的第一沟槽；在第一沟槽底部对第一外延层进行P型离子注入形成位于第一外延层上方的P型埋层；在第一沟槽内壁形成与第一外延层高度相同的第二氧化层；在第二氧化层覆盖的第一沟槽内填充多晶硅，去除高于第二外延层的第一、二氧化层及多晶硅层。该方法能提高沟槽功率器件耗尽层耐压，相同耐压下能减小器件导通电阻，且能提高沟槽底部弯角处的耐压能力，大大改善器件击穿特性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种带埋层沟槽功率器件及其制作方法。
背景技术
沟槽型垂直双扩散场效应晶体管(Vertical Double DiffusedMetal Oxide Semiconductor，简称VDMOS)晶体管兼有双极晶体管和普通金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件，VDMOS的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
在沟槽功率器件的设计过程中，击穿电压和导通电阻的矛盾是器件性能改进的瓶颈。沟槽功率器件的击穿点集中在沟槽底部弯角处，漂移区N型外延层浓度的减小和深度的增加有利于减小弯角处的大电场，但同时也会使导通电阻变大。
鉴于此，如何减小沟槽功率器件的导通电阻、改善器件的击穿特性成为目前需要解决的技术问题。
发明内容
针对现有技术中的缺陷，本发明提供了一种带埋层沟槽功率器件及其制作方法，能够提高器件耗尽层耐压，相同耐压下能够减小沟槽功率器件器件的导通电阻，且能够提高沟槽底部弯角处的耐压能力，从而大大改善器件击穿特性。
第一方面，本发明提供一种带埋层沟槽功率器件的制作方法，包括：
在形成有第一外延层和第二外延层的衬底上形成第一氧化层，所述第二外延层位于所述第一外延层上方；
对所述第一氧化层、第二外延层及第一外延层进行刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中；
在所述第一沟槽底部对所述第一外延层进行P型离子注入，形成P型埋层，所述P型埋层位于所述第一外延层上方；
在所述第一沟槽内壁形成第二氧化层，所述第一沟槽内第二氧化层的高度与所述第一外延层的高度相同；
在所述第二氧化层覆盖的第一沟槽内填充多晶硅，以及去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅层。
可选的，所述第一外延层为N型外延层，所述第二外延层为P型外延层。
可选的，所述对所述第一氧化层、第二外延层及第一外延层进行刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中，包括：
对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触；
在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
可选的，所述对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触，包括：
在所述第一氧化层的部分表面上形成光刻胶层；
将所述光刻胶层作为掩膜，对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触。
可选的，所述在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中，包括：
去除所述光刻胶层；
将第一次刻蚀后未被刻蚀部分的第一氧化层作为掩膜，在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
可选的，所述第一氧化层和/或所述第二氧化层通过热氧化工艺形成；
和/或，
所述第一氧化层及所述第二氧化层均为氧化硅层。
可选的，采用干法刻蚀或者化学机械抛光去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅。
可选的，所述第一氧化层的厚度为1-10um；
和/或，
所述P型离子包括：单离子或复合离子，所述单离子包括：氢离子，或氦离子，或硼离子，或砷离子，或铝离子。
可选的，在去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅层之后，所述制作方法还包括：
在未被覆盖的第二外延层、第二氧化层以及多晶硅层的上方形成介质层，并对所述介质层进行刻蚀形成接触孔；
在未被刻蚀的介质层以及所述接触孔的上方形成金属层。
第二方面，本发明提供一种带埋层沟槽功率器件，所述带埋层沟槽功率器件使用上述制作方法而制成。
本发明提供的带埋层沟槽功率器件的制作方法，通过在形成有第一外延层和第二外延层的衬底上形成第一氧化层，第二外延层位于第一外延层上方；对第一氧化层、第二外延层及第一外延层进行刻蚀形成贯穿第一氧化层、第二外延层的底部位于第一外延层中的第一沟槽；在第一沟槽底部对第一外延层进行P型离子注入形成位于第一外延层上方的P型埋层；在第一沟槽内壁形成与第一外延层高度相同的第二氧化层；在第二氧化层覆盖的第一沟槽内填充多晶硅，去除高于第二外延层的第一、二氧化层及多晶硅层，采用深槽刻蚀配合杂质注入的方法在N型漂移区内引入P型埋层，能提高沟槽功率器件耗尽层耐压，相同耐压下能减小器件导通电阻，在沟槽底部形成第二氧化层能提高沟槽底部弯角处的耐压能力，大大改善器件击穿特性。
附图说明
图1为本发明第一实施例提供的一种带埋层沟槽功率器件的制作方法的流程示意图；
图2为本发明第二实施例提供的一种带埋层沟槽功率器件的制作方法的流程示意图；
图3为本发明第二实施例的步骤S10形成N型外延层、P型外延层及第一氧化层的示意图；
图4为本发明第二实施例的步骤S20形成第二沟槽的示意图；
图5为本发明第二实施例的步骤S30形成第一沟槽的示意图；
图6为本发明第二实施例的步骤S40形成P型埋层的示意图；
图7为本发明第二实施例的步骤S50形成第二氧化层的示意图；
图8为本发明第二实施例的步骤S60填充多晶硅的示意图；
图9为本发明第二实施例的步骤S70去除高于P型外延层的第一氧化层、第二氧化层及多晶硅层的示意图；
图10为本发明第二实施例的步骤S80形成介质层、接触孔及金属层的示意图；
图11为使用本发明实施例制作方法制作的带埋层沟槽功率器件的有源区104与划片道区域101、截止环区域102以及分压区域103的位置示意图；
附图标记：
图3至图10中：1、单晶硅衬底；2、N型外延层；3、P型外延层；4、第一氧化层；5、光刻胶层；6、P型埋层；7、多晶硅；8、介质层；9、金属层；
图11中：101、划片道区域；102、截止环区域；103、分压区域；104、有源区。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
第一实施例
图1示出了本发明第一实施例提供的带埋层沟槽功率器件的制作方法，如图1所示，本发明第一实施例提供的带埋层沟槽功率器件的制作方法如下所述。
S1、在形成有第一外延层和第二外延层的衬底上形成第一氧化层，所述第二外延层位于所述第一外延层上方。
在具体应用中，所述第一外延层为N型外延层，所述第二外延层为P型外延层。
在具体应用中，本实施例所述衬底和/或所述第一外延层和/或所述第二外延层的基质可以为单晶硅等。
S2、对所述第一氧化层、第二外延层及第一外延层进行刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
在具体应用中，本步骤S2可以包括图中未示出的步骤S2a和S2b：
S2a、对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触。
在具体应用中，上述步骤S2a，可以包括：
在所述第一氧化层的部分表面上形成光刻胶层；
将所述光刻胶层作为掩膜，对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触。
S2b、在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
在具体应用中，上述步骤S2b，可以包括：
去除所述光刻胶层；
将第一次刻蚀后未被刻蚀部分的第一氧化层作为掩膜，在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
S3、在所述第一沟槽底部对所述第一外延层进行P型离子注入，形成P型埋层，所述P型埋层位于所述第一外延层上方。
S4、在所述第一沟槽内壁形成第二氧化层，所述第一沟槽内第二氧化层的高度与所述第一外延层的高度相同。
S5、在所述第二氧化层覆盖的第一沟槽内填充多晶硅，以及去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅层。
在具体应用中，在本步骤S5去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅层时，除了采用干法刻蚀之外，还可以采用化学机械抛光(Chemical mechanical polishing，简称CMP)的方式，或者，也可以采用两种方法相结合的方式，本发明对此不做限制。
在具体应用中，本实施例步骤S1中的第一氧化层可以通过热氧化工艺形成，步骤S4中的第二氧化层也可以通过热氧化工艺形成，所述第一氧化层及所述第二氧化层均可以优选为氧化硅层，且所述第一氧化层的厚度为1-10um，所述第二氧化层的顶部与所述第二外延层下表面的高度相同。
在具体应用中，举例来说，本实施例步骤S3中的P型离子注入的过程中，所述P型离子可以包括：单离子或复合离子，所述单离子可以包括：氢离子，或氦离子，或硼离子，或砷离子，或铝离子等。
而且，为了进一步形成器件的栅电极，在上述步骤S5之后，还可以包括图中未示出的步骤S6和S7：
S6、在未被覆盖的第二外延层、第二氧化层以及多晶硅层的上方形成介质层，并对所述介质层进行刻蚀形成接触孔。
在具体应用中，举例来说，可以使用光刻胶作为掩膜，对所述介质层进行刻蚀，形成接触孔。
S7、在未被刻蚀的介质层以及所述接触孔的上方形成金属层。
经过上述步骤S6和S7即可形成可作为栅电极的金属层，且该金属层与上述多晶硅层间由第二氧化层和介质层相互隔离。另外，器件的源电极可与上述多晶硅层相连，而在衬底的另一侧表面也可以沉积一层金属层作为器件的漏电极。上述步骤S4所填充的多晶硅的掺杂类型可以为N型或P型，但离子掺杂浓度应与衬底(漏区)中的离子掺杂浓度相当，以保障其导电特性。另外，衬底的掺杂类型优选为N型，以保障VDMOS的器件特性。
本发明实施例的带埋层沟槽功率器件的制作方法的实质为：带埋层沟槽功率器件的有源区的制作方法，如图11所示，图11示出了使用本发明实施例的制作方法制作的带埋层沟槽功率器件的有源区104与其它区域(包括划片道区域101、截止环区域102以及分压区域103)的位置示意图。
本实施例的带埋层沟槽功率器件的制作方法，通过在形成有第一外延层和第二外延层的衬底上形成第一氧化层，第二外延层位于第一外延层上方；对第一氧化层、第二外延层及第一外延层进行刻蚀形成贯穿第一氧化层、第二外延层的底部位于第一外延层中的第一沟槽；在第一沟槽底部对第一外延层进行P型离子注入形成位于第一外延层上方的P型埋层；在第一沟槽内壁形成与第一外延层高度相同的第二氧化层；在第二氧化层覆盖的第一沟槽内填充多晶硅，去除高于第二外延层的第一、二氧化层及多晶硅层，采用深槽刻蚀配合杂质注入的方法在N型漂移区内引入P型埋层，能提高沟槽功率器件耗尽层耐压，相同耐压下能减小器件导通电阻，在沟槽底部形成第二氧化层能提高沟槽底部弯角处的耐压能力，大大改善器件击穿特性。
第二实施例
为了更清楚地说明本发明实施例的技术方案，下面举出一种更加具体的实施例，图2示出了本发明第二实施例提供的一种带埋层沟槽功率器件的制作方法的流程示意图，如图2所示，在本实施例中以单晶硅作为衬底，本发明第二实施例提供的一种带埋层沟槽功率器件的制作方法如下所述。
S10、在形成有N型外延层2和P型外延层3的单晶硅衬底1上形成第一氧化层4，P型外延层3位于N型外延层2上方，如图3所示。
应说明的是，衬底材料的选择主要取决于以下几个方面：结构特性、界面特性、化学稳定性、热学性能、导电性能、光学性能以及机械性能，选择衬底以及相应的外延层时需要考虑上述几个方面。由于硅是热的良导体，器件的导热性能较好，从而达到延长器件寿命的目的，因此本实施例中以单晶硅衬底为例进行说明，但是需要说明的是，衬底材料除了可以是硅(Si)以外，还可以是碳化硅(SiC)、氮化镓(GaN)或者是砷化镓(GaAS)等。在单晶硅衬底1上形成的N型外延层2和P型外延层3的厚度可以根据实际应用场景进行调节，不同的外延厚度直接决定的VDMOS器件的耐压值大小。比如对于高压产品，则外延层厚度需增加；对于低压产品，则不需要非常厚的外延层。
S20、在第一氧化层4的部分表面上形成光刻胶层5，将光刻胶层5作为掩膜，对第一氧化层4进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与P型外延层3的上表面接触，如图4所示。
S30、去除光刻胶层5，将第一次刻蚀后未被刻蚀部分的第一氧化层4作为掩膜，在与第一次刻蚀相同的位置对P型外延层3和N型外延层2进行第二次刻蚀，形成贯穿第一氧化层4、P型外延层3的第一沟槽，所述第一沟槽的底部位于N型外延层2中，如图5所示。
S40、在所述第一沟槽底部对N型外延层2进行P型离子注入，形成P型埋层6，P型埋层6位于N型外延层2上方，如图6所示。
S50、在所述第一沟槽内壁形成第二氧化层10，所述第一沟槽内第二氧化层10的高度与N型外延层2的高度相同，如图7所示。
S60、在第二氧化层10覆盖的第一沟槽内填充多晶硅7，如图8所示。
S70、去除高于P型外延层3的第一氧化层4、第二氧化层10及多晶硅层7，如图9所示。
在具体应用中，在本步骤S60去除高于P型外延层3的全部第一氧化层4、第二氧化层10及多晶硅7时，除了采用干法刻蚀之外，还可以采用化学机械抛光(Chemical mechanical polishing，简称CMP)的方式，或者，也可以采用两种方法相结合的方式，本发明对此不做限制。
S80、在未被覆盖的P型外延层3、第二氧化层10以及多晶硅层7的上方形成介质层8，并对介质层8进行刻蚀形成接触孔，在未被刻蚀的介质层8以及所述接触孔的上方形成金属层9，如图10所示。
在具体应用中，本实施例步骤S10中的第一氧化层4可以通过热氧化工艺形成，步骤S50中的第二氧化层10也可以通过热氧化工艺形成，第一氧化层4及第二氧化层10均可以优选为氧化硅层，且第一氧化层4的厚度为1-10um，第二氧化层10的顶部与P型外延层3下表面的高度相同。
在具体应用中，举例来说，本实施例步骤S40中的P型离子注入的过程中，所述P型离子可以包括：单离子或复合离子，所述单离子可以包括：氢离子，或氦离子，或硼离子，或砷离子，或铝离子等。
另外，器件的金属层9可作为栅电极，且金属层9与多晶硅层7间由第二氧化层10和介质层8相互隔离，器件的源电极可与多晶硅层7相连，而在单晶硅衬底1的另一侧表面也可以沉积一层金属层作为器件的漏电极。
本发明实施例的带埋层沟槽功率器件的制作方法的实质为：带埋层沟槽功率器件的有源区的制作方法，如图11所示，图11示出了使用本发明实施例的制作方法制作的带埋层沟槽功率器件的有源区104与其它区域(包括划片道区域101、截止环区域102以及分压区域103)的位置示意图。
本实施例的带埋层沟槽功率器件的制作方法，通过深槽刻蚀配合杂质注入的方法在N型漂移区内引入P型埋层，能够提高沟槽功率器件耗尽层耐压，相同耐压下能够减小器件导通电阻，在沟槽底部形成第二氧化层能够提高沟槽底部弯角处的耐压能力，大大改善器件击穿特性。
第三实施例
本实施例提供了一种带埋层沟槽功率器件，所述带埋层沟槽功率器件使用第一或二实施例所述的制作方法而制成。
本实施例的带埋层沟槽功率器件，N型漂移区内的P型埋层能够提高沟槽功率器件耗尽层耐压，相同耐压下能够减小器件导通电阻，沟槽底部的第二氧化层能够提高沟槽底部弯角处的耐压能力，大大改善器件击穿特性。
在本发明的描述中需要说明的是，术语“上方”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明的权利要求保护的范围。
Claims (10)
1.一种带埋层沟槽功率器件的制作方法，其特征在于，包括：
在形成有第一外延层和第二外延层的衬底上形成第一氧化层，所述第二外延层位于所述第一外延层上方；
对所述第一氧化层、第二外延层及第一外延层进行刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中；
在所述第一沟槽底部对所述第一外延层进行P型离子注入，形成P型埋层，所述P型埋层位于所述第一外延层上方；
在所述第一沟槽内壁形成第二氧化层，所述第一沟槽内第二氧化层的高度与所述第一外延层的高度相同；
在所述第二氧化层覆盖的第一沟槽内填充多晶硅，以及去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅层。
2.根据权利要求1所述的制作方法，其特征在于，所述第一外延层为N型外延层，所述第二外延层为P型外延层。
3.根据权利要求1所述的制作方法，其特征在于，所述对所述第一氧化层、第二外延层及第一外延层进行刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中，包括：
对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触；
在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
4.根据权利要求3所述的制作方法，其特征在于，所述对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触，包括：
在所述第一氧化层的部分表面上形成光刻胶层；
将所述光刻胶层作为掩膜，对所述第一氧化层进行第一次刻蚀，形成第二沟槽，所述第二沟槽的底部与所述第二外延层上表面接触。
5.根据权利要求4所述的制作方法，其特征在于，所述在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中，包括：
去除所述光刻胶层；
将第一次刻蚀后未被刻蚀部分的第一氧化层作为掩膜，在与第一次刻蚀相同的位置对所述第二外延层和第一外延层进行第二次刻蚀，形成贯穿所述第一氧化层、第二外延层的第一沟槽，所述第一沟槽的底部位于所述第一外延层中。
6.根据权利要求1所述的制作方法，其特征在于，所述第一氧化层和/或所述第二氧化层通过热氧化工艺形成；
和/或，
所述第一氧化层及所述第二氧化层均为氧化硅层。
7.根据权利要求1所述的制作方法，其特征在于，采用干法刻蚀或者化学机械抛光去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅。
8.根据权利要求1所述的制作方法，其特征在于，所述第一氧化层的厚度为1-10um；
和/或，
所述P型离子包括：单离子或复合离子，所述单离子包括：氢离子，或氦离子，或硼离子，或砷离子，或铝离子。
9.根据权利要求1-8中任一项所述的制作方法，其特征在于，在去除高于所述第二外延层的第一氧化层、第二氧化层及多晶硅层之后，所述制作方法还包括：
在未被覆盖的第二外延层、第二氧化层以及多晶硅层的上方形成介质层，并对所述介质层进行刻蚀形成接触孔；
在未被刻蚀的介质层以及所述接触孔的上方形成金属层。
10.一种带埋层沟槽功率器件，其特征在于，所述带埋层沟槽功率器件使用权利要求1-9中任一项所述的制作方法而制成。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427884A (zh) * | 2017-08-23 | 2019-03-05 | 深圳市敦为技术有限公司 | 一种双重埋层沟槽功率器件的制造方法 |
| CN112531026A (zh) * | 2019-09-17 | 2021-03-19 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN114023737A (zh) * | 2021-11-05 | 2022-02-08 | 深圳市鑫飞宏电子有限公司 | 一种基于电源管理的静电防护芯片及其制备方法 |
| CN116435335A (zh) * | 2023-03-22 | 2023-07-14 | 瑶芯微电子科技(上海)有限公司 | 沟槽型mosfet电场屏蔽保护结构及制备方法 |
| CN118073423A (zh) * | 2024-04-17 | 2024-05-24 | 深圳市冠禹半导体有限公司 | 碳化硅沟槽栅mosfet器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0893830A1 (en) * | 1996-12-11 | 1999-01-27 | The Kansai Electric Power Co., Inc. | Insulated gate semiconductor device |
| EP1248300A2 (en) * | 2001-04-02 | 2002-10-09 | Schindengen Electric Manufacturing Co., Ltd. | Power MOSFET having a trench gate electrode and method of making the same |
| US20060214197A1 (en) * | 2005-02-22 | 2006-09-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN100442461C (zh) * | 2002-12-14 | 2008-12-10 | Nxp股份有限公司 | 沟槽-栅极半导体器件的制造 |
-
2015
- 2015-03-25 CN CN201510132292.9A patent/CN106158631A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0893830A1 (en) * | 1996-12-11 | 1999-01-27 | The Kansai Electric Power Co., Inc. | Insulated gate semiconductor device |
| EP1248300A2 (en) * | 2001-04-02 | 2002-10-09 | Schindengen Electric Manufacturing Co., Ltd. | Power MOSFET having a trench gate electrode and method of making the same |
| CN100442461C (zh) * | 2002-12-14 | 2008-12-10 | Nxp股份有限公司 | 沟槽-栅极半导体器件的制造 |
| US20060214197A1 (en) * | 2005-02-22 | 2006-09-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427884A (zh) * | 2017-08-23 | 2019-03-05 | 深圳市敦为技术有限公司 | 一种双重埋层沟槽功率器件的制造方法 |
| CN112531026A (zh) * | 2019-09-17 | 2021-03-19 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| US12249645B2 (en) | 2019-09-17 | 2025-03-11 | Csmc Technologies Fab2 Co., Ltd. | Laterally diffused metal oxide semiconductor device and manufacturing method therefor |
| CN114023737A (zh) * | 2021-11-05 | 2022-02-08 | 深圳市鑫飞宏电子有限公司 | 一种基于电源管理的静电防护芯片及其制备方法 |
| CN116435335A (zh) * | 2023-03-22 | 2023-07-14 | 瑶芯微电子科技(上海)有限公司 | 沟槽型mosfet电场屏蔽保护结构及制备方法 |
| CN116435335B (zh) * | 2023-03-22 | 2024-03-22 | 瑶芯微电子科技(上海)有限公司 | 沟槽型mosfet电场屏蔽保护结构及制备方法 |
| CN118073423A (zh) * | 2024-04-17 | 2024-05-24 | 深圳市冠禹半导体有限公司 | 碳化硅沟槽栅mosfet器件及其制造方法 |
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