CN118073423A - 碳化硅沟槽栅mosfet器件及其制造方法 - Google Patents

Abstract

本发明涉及一种碳化硅沟槽栅MOSFET器件及其制造方法，器件包括开设有碳化硅沟槽的碳化硅衬底、在碳化硅沟槽内的栅极埋体、在栅极埋体上的层间膜，层间膜在碳化硅沟槽之间形成接触凹陷，串流测试层设置在碳化硅衬底上，包括位于接触凹陷中的源极垫层与位于碳化硅沟槽外的两测试垫，由源极垫层串连其间的柵极沟道的测试路径，以供中间测试预先筛分。本发明解决碳化硅沟槽在非等向性刻蚀时碳素干扰导致沟槽侧壁不能控制笔直引起的内阻变化大的问题。

Description

碳化硅沟槽栅MOSFET器件及其制造方法

技术领域

本发明涉及第三代半导体器件的技术领域，尤其是涉及一种碳化硅沟槽栅MOSFET器件及其制造方法。

背景技术

第一代半导体器件主要是以硅（Si）为衬底，主要用于数据运算；第二代半导体器件普遍是以砷化镓（GaAs）为衬底，主要用于微波、毫米波与发光器件的应用；第三代半导体器件是以碳化硅（SiC）或氮化镓（GaN）为衬底，具有高击穿电场、高导热率与高电子饱和漂移速度，主要用于电力电子、射频、光电应用。碳化硅MOSFET器件早期为平面结构，占用面积尺寸大，为了缩小尺寸，后往沟槽栅发展，即碳化硅沟槽栅MOSFET器件。申请人在发明专利授权号CN117116994B也公开过一种沟槽型碳化硅MOSFET及其制作工艺，使生产的MOSFET可以通过更大的饱和电流。

发明专利申请号CN112186027A公开一种带有栅极沟槽结构的碳化硅MOSFET。器件包括碳化硅衬底；碳化硅衬底上生长的碳化硅外延层；碳化硅衬底背面覆盖的漏极金属电极；碳化硅外延层上刻蚀有碳化硅沟槽，在碳化硅沟槽表面生长有氧化层，氧化层上设有栅极金属电极；在碳化硅外延层上设有源极注入区；源极注入区上覆盖源极金属电极；在碳化硅外延层还设有多个注入区，其中包括阻断注入区、保护注入区和改善注入区，阻断注入区（相当于另一制法形成的有源区层）的掺杂类型为第二导电类型（P掺杂），改善注入区位于碳化硅沟槽两侧且在阻断注入区下方，且改善注入区的掺杂类型为第一导电类型（N掺杂），保护注入区（相当于栅极底部的隔离结）位于碳化硅沟槽底部且为重掺杂的第二导电类型（P+掺杂），阻断注入区（相当于另一制法形成的有源区层）与源极注入区（相当于另一制法形成的接触区层）相邻且设置在栅极和漏极之间，保护注入区位在栅极金属电极（相当于具体材质的栅极埋体）的下方。在相关现有技术中，碳化硅沟槽都期望能如硅沟槽这般刻蚀有笔直的侧壁，实际上却难以达到，此为第三代半导体制造工艺不同于第一代半导体制造工艺的难点之一。就其原因为，在非等向性等离子刻蚀中，碳化硅刻蚀过程会额外反应生成碳元素（C），成为非等向性等离子刻蚀的干扰因子。而单纯降低非等向性等离子刻蚀的偏压，便不能形成碳化硅沟槽的笔直侧壁，一种常见碳化硅沟槽的侧壁为倒梯形的斜面，制程参数的改变或是环境条件的变化都会造成碳化硅沟槽的侧壁斜度变化，不同的侧壁斜度会有不同的沟道长度，越往水平倾斜则沟道长度越长，因此，存在有碳化硅沟槽在非等向性刻蚀时因为碳素干扰导致沟槽侧壁不能准确控制笔直下引起的晶体管内阻变化大的问题，产品质量不一。

发明专利申请号CN112687745A公开一种碳化硅沟槽MOSFET器件及制备方法，相对于传统的沟槽型碳化硅MOSFET，去掉了其N型碳化硅衬底，在器件源区一侧引入第一N型碳化硅缓冲层，在器件漏区一侧引入第二N型碳化硅缓冲层，并且在器件漏区一侧引入P型多晶硅/N型碳化硅异质结以及不相连的P型区域。器件结构的设置目的是使沟槽型碳化硅MOSFET在获得大的正反向对称耐压的同时，具有较小的正向导通压降。在相关现有技术中，碳化硅沟槽的侧壁理论上预期形状是笔直的，实际上基于非等向性等离子刻蚀的特性，在碳素干扰下，制程工艺窗窄，难以准确控制为笔直，故栅极沟槽的侧壁斜率不能准确控制，或者为了侧壁笔直强行将强偏压值调整过大，刻蚀深度不能控制为一致。

发明内容

本发明的主要目的一是提供一种碳化硅沟槽栅MOSFET器件，主要进步在于解决碳化硅沟槽在非等向性刻蚀时碳素干扰导致沟槽侧壁不能准确控制笔直下的内阻变化大问题，改善因碳化硅沟槽侧壁斜率变化大导致的半导体功率芯片质量不一的缺陷；并且，可快速分析出碳化硅的刻蚀异常区，用于改善半导体工艺的生产参数，能快速锁定碳化硅刻蚀的制程工艺窗，以利实时监控。

本发明的主要目的二是提供一种半导体功率装置，包括碳化硅沟槽栅MOSFET器件，不会有分区内阻过大或过小的晶体管，具有相对稳定的器件电性能与使用寿命。

本发明的主要目的三是提供一种碳化硅沟槽栅MOSFET器件的制造方法，可用于确定器件内的晶体管内阻，以供后续晶粒等级的筛选分级。

本发明的主要目的一是通过以下技术方案得以实现的：

提出一种碳化硅沟槽栅MOSFET器件，包括：

碳化硅衬底，所述碳化硅衬底上外延形成有有源区层与接触区层；由所述碳化硅衬底的上方形成若干碳化硅沟槽，所述碳化硅沟槽贯穿所述接触区层与所述有源区层；

栅极埋体，设置在所述碳化硅沟槽内；

层间膜，设置在所述栅极埋体上，所述层间膜突出于所述接触区层，所述层间膜在所述碳化硅沟槽之间形成有接触凹陷；

串流测试层，设置在所述有源区层上，所述串流测试层包括位于所述接触凹陷中的源极垫层与位于所述碳化硅沟槽之外的第一测试垫与第二测试垫；在柵极沟道导通时，所述第一测试垫与所述第二测试垫之间形成测试路径，以所述源极垫层串连其间的柵极沟道；

源极金属层，设置在所述源极垫层与所述层间膜上；

漏极金属层，设置在所述碳化硅衬底的底面上。

通过采用上述结构技术方案，利用所述串流测试层在所述第一测试垫与所述第二测试垫之间形成测试路径，以所述源极垫层串连其间的柵极沟道，以供中间测试中确定分区中碳化硅沟槽两侧柵极沟道的串连内阻，同时也确认了源极垫层与所述接触区层的电接触程度。因此，能提前筛选出碳化硅沟槽侧壁斜率变化过大导致质量不一的半导体功率芯片；并且，可快速分析出碳化硅刻蚀异常区，用于改善碳化硅刻蚀的半导体工艺生产参数。当源极金属层实质覆盖设置在所述源极垫层与所述层间膜上，不需要额外改变MOSFET器件的电极排布与外形。

本发明在较佳示例中可以进一步配置为：所述层间膜包括形成在所述栅极埋体上的膜盖以及基于间隔倍增方式形成在所述膜盖两侧的膜侧掩，所述膜盖的形成图案对应于所述碳化硅沟槽的刻蚀图案。

可以通过采用上述优选技术特点，利用间隔倍增方式形成在所述膜盖两侧的膜侧掩，能增加所述层间膜的宽度，有效隔离所述源极垫层与所述栅极埋体。所述层间膜的形成图案可以沿用刻蚀图案，减少一道光罩制作。

本发明在较佳示例中可以进一步配置为：所述串流测试层的图案是基于自对应表面化平坦研磨而形成，所述串流测试层具有不高于所述层间膜的平坦化上表面；所述源极金属层实质覆盖所述串流测试层与所述层间膜。

通过采用上述优选技术特点，利用基于所述层间膜的图案反向互补表面化平坦研磨形成所述串流测试层的图案，省略所述串流测试层的图案光刻工序与图案化刻蚀工艺，以降低制造成本。

本发明在较佳示例中可以进一步配置为：所述碳化硅衬底在所述有源区层下方还外延形成有漂移层，所述漂移层中形成有位于所述碳化硅沟槽底部的有源结。

通过采用上述优选技术特点，利用所述有源区层下方的漂移层中形成有所述碳化硅沟槽底部的有源结，配合有源区层，可建立串接分区中多个栅极沟道的测试路径，以更好地测得分区晶体管的串连沟道内阻。

本发明在较佳示例中可以进一步配置为：所述接触凹陷的深度足以贯穿所述接触区层。

通过采用上述优选技术特点，利用所述接触凹陷的深度，能以所述有源区层不同于所述接触区层的特有组分作为对所述接触凹陷的刻蚀停止层讯号，以减少制程参数监控数量。当所述接触凹陷贯穿所述接触区层时，在中间测试时也能一并测试所述源极垫层的金属材质与所述接触区层的半导体材质两者之间接触界面的阻抗。

本发明在较佳示例中可以进一步配置为：所述有源区层中形成有位于所述接触凹陷底部的隔离结。

通过采用上述优选技术特点，利用位于所述接触凹陷底部的隔离结，加强所述有源区层对所述源极垫层的金属结合。

本发明的主要目的二是通过以下技术方案得以实现的：提出一种半导体功率装置，包括如前所述可实施特征组合的一种碳化硅沟槽栅MOSFET器件，整体架构包括芯片、封装构造与功率模组中的一种。

本发明的主要目的三是通过以下技术方案得以实现的：

提出一种碳化硅沟槽栅MOSFET器件的制造方法，包括：

S1、提供碳化硅衬底，所述碳化硅衬底上外延形成有有源区层与接触区层；

S2、基于刻蚀图案，对所述碳化硅衬底刻蚀形成若干碳化硅沟槽，所述碳化硅沟槽贯穿所述接触区层与所述有源区层；

S3、设置栅极埋体在所述碳化硅沟槽内；

S4、设置层间膜在所述栅极埋体上，并使所述层间膜突出于所述接触区层，所述层间膜在所述碳化硅沟槽之间形成有接触凹陷；

S5、设置串流测试层于所述接触区层上，所述串流测试层包括位于所述接触凹陷中的源极垫层与位于所述碳化硅沟槽之外的第一测试垫与第二测试垫；在柵极沟道导通时，所述第一测试垫与所述第二测试垫之间形成测试路径，以所述源极垫层串连其间的柵极沟道；

S7、设置源极金属层在所述源极垫层与所述层间膜上；

S8、设置漏极金属层在所述碳化硅衬底的底面上。

通过采用上述方法技术方案，制造得到的碳化硅沟槽栅MOSFET器件，特别是步骤S5中串流测试层设置在所述源极金属层的设置步骤S7之前，可供进行中间测试，确定所述第一测试垫与所述第二测试垫之间碳化硅沟槽两侧的柵极沟道的串连内阻，可用于预先筛除碳化硅沟槽侧壁斜率差异过大导致沟道长度异常的MOSFET器件。

本发明在较佳示例中可以进一步配置为：在步骤S5之后与步骤S7之前，还包括：S6、进行中间测试，探测所述第一测试垫与所述第二测试垫，以确定所述碳化硅沟槽两侧柵极沟道的内阻，供晶粒筛选分级。

通过采用上述方法优选技术方案，利用步骤S6的中间测试，对碳化硅沟槽侧壁有不同斜率导致沟道长度不同级的晶粒进行筛选分级，在步骤S2形成碳化硅沟槽的过程中，沟槽侧壁形状基于碳化硅非等性蚀刻的多变性可以笔直、或可以任意倾斜，在适当分级后，不会直接导致晶粒的故障，也不会造成芯片性能特性不能准确控制。

本发明在较佳示例中可以进一步配置为：

在步骤S1中，所述碳化硅衬底在所述有源区层下方还外延形成有漂移层；步骤S2之后还包括：形成有源结在所述碳化硅沟槽底部的所述漂移层中；

在步骤S4中，所述层间膜包括基于所述刻蚀图案形成的膜盖以及基于间隔倍增方式形成在所述膜盖两侧的膜侧掩；

步骤S4的后置步骤还包括：以所述层间膜为掩膜，刻蚀加深所述接触凹陷，以贯穿所述接触凹陷中的所述接触区层；

步骤S4的后置步骤还包括：形成隔离结在所述接触凹陷底部的所述有源区层中；

在步骤S5中，所述串流测试层的图案形成方法包括表面平坦研磨。

通过采用上述方法优选技术方案，利用步骤S1中的漂移层，能以所述漂移层不同于所述有源区层的特有组分作为步骤S2中形成所述碳化硅沟槽的刻蚀停止层讯号。利用步骤S2之后形成的有源结，改善所述碳化硅沟槽两侧沟道的测试串连。利用步骤S4中的间隔倍增方式形成的膜侧掩，所述层间膜不需要额外的光刻光罩。利用步骤S4的后置步骤刻蚀加深所述接触凹陷，供源极垫层填入的接触凹陷能截断所述接触区层，在中间测试中还能确定所述源极垫层与所述接触区层的接触阻抗。利用步骤S4的后置步骤形成的隔离结，增加所述有源区层对所述源极垫层的接触结合。利用步骤S5中的表面平坦研磨形成所述串流测试层的图案，串流测试层的图案形成方法不需要光刻显影与图案化刻蚀，以更低的半导体工艺成本制作串流测试层。

综上所述，本发明包括以下至少一种对现有技术作出贡献的技术效果：

1.碳化硅沟槽栅MOSFET器件的内阻相关性能在进行封装或组成模组之前能够进行分级识别；

2.提供一种碳化硅沟槽栅MOSFET器件，不需要严格要求碳化硅沟槽的侧壁是否为笔直或是维持在固定的斜率，碳化硅沟槽的非等向刻蚀工序有更大的制程工艺窗；

3.碳化硅沟槽栅MOSFET器件的制造方法中，经过中间测试，逐渐找到个别厂区内碳化硅沟槽的非等向刻蚀工序的个别理想参数；

4.不需要设计层间膜的光刻图案；

5.可取代串流测试层的光刻显影与图案化刻蚀的操作。

附图说明

图1绘示本发明实施例的碳化硅沟槽栅MOSFET器件的局部截面示意图；

图2绘示本发明实施例的碳化硅沟槽栅MOSFET器件的制造方法的流程方块图；

图3绘示本发明实施例中对应图2中衬底提供步骤S1的组件截面示意图；

图4绘示本发明实施例中对应图2中沟槽刻蚀步骤S2的组件截面示意图；

图5与图6绘示本发明实施例中对应图2中栅极埋设步骤S3的组件截面示意图；

图7至图10绘示本发明实施例中对应图2中膜覆盖步骤S4的组件截面示意图；

图11与图12绘示本发明实施例中对应图2中测试层设置步骤S5的组件截面示意图；

图13绘示本发明实施例中对应图2中中间测试步骤S6的组件截面示意图；

图14绘示本发明实施例中对应图2中源极设置步骤S7的组件截面示意图。

附图标记：10、碳化硅衬底；11、漂移层；12、有源区层；13、接触区层；14、碳化硅沟槽；15、有源结；16、隔离结；20、栅极埋体；21、栅氧化层；30、层间膜；31、接触凹陷；32、膜盖；33、膜侧掩；33A、掩膜层；40、串流测试层；40A、测试前驱层；41、源极垫层；42、第一测试垫；43、第二测试垫；50、源极金属层；60、漏极金属层；72、第一探针；73、第二探针。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案，以下将本发明的碳化硅沟槽栅MOSFET器件及其制造方法做进一步详细描述与解释，但不作为本发明限定的保护范围。

图1绘示本发明较佳实施例中的碳化硅沟槽栅MOSFET器件的截面示意图，图2绘示该碳化硅沟槽栅MOSFET器件的制造方法的流程方块图，图3至图10绘示该碳化硅沟槽栅MOSFET器件在制造方法中对应图2主要步骤的组件截面示意图。附图所示仅仅是绘示多个实施例具有共性的部分，具有差异或区别的部分另以文字方式描述或是与图面对比的方式呈现。因此，应当基于产业特性与技术本质，熟知本领域的技术人员应正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。附图过于雷同的实施例则不重复绘制。

参照图1，本发明实施例公开了一种碳化硅沟槽栅MOSFET器件，主要包括：用于提供晶体管设置空间基础的碳化硅衬底10、用于提供晶体管栅极的嵌埋式栅极埋体20、遮盖在所述栅极埋体20上方以隔离栅极与源极的层间膜30、位于所述层间膜30中用于制程中测试晶体管沟道内阻的串流测试层40、位于器件顶部的源极金属层50及位于器件底部的漏极金属层60。本示例中，将碳化硅沟槽栅MOSFET器件举增强型N沟道MOS场效应管为例，即零栅偏压不导通；变化例也可以是耗尽型，沟道也可以选P型沟道。

所述碳化硅衬底10上外延形成有有源区层12与接触区层13；由所述碳化硅衬底10的上方形成若干碳化硅沟槽14，所述碳化硅沟槽14贯穿所述接触区层13与所述有源区层12。栅极埋体20设置在所述碳化硅沟槽14内，所述栅极埋体20朝向所述碳化硅沟槽14的表面以栅氧化层21隔开。层间膜30设置在所述栅极埋体20上，所述层间膜30突出于所述接触区层13，所述层间膜30在所述碳化硅沟槽14之间形成有接触凹陷31（如图10所示）。具体示例中，当碳化硅衬底10为N型，接触区层13为N+型，有源区层12为P型，栅极埋体20的材质具体可为重掺杂导电多晶硅，层间膜30的材质可为绝缘隔离材料。其中，文中称其为某区层或是某结都是属于半导体单晶结构的一部分，但依据其导电类型或其掺杂组分不相同，而呈现了所指定的特定作用。

参阅图1并配合对照图10，串流测试层40设置在所述有源区层12上，所述串流测试层40包括位于所述接触凹陷31中的源极垫层41以及位于所述碳化硅沟槽14之外的第一测试垫42与第二测试垫43；即，所述源极垫层41位于所述层间膜30的反向图形且在所述碳化硅沟槽14之间。在柵极沟道导通时，所述第一测试垫42与所述第二测试垫43之间形成测试路径，以所述源极垫层41串连其间的柵极沟道。所述柵极沟道通常是所述有源区层12邻靠位于所述碳化硅沟槽14两侧受到所述栅极埋体20偏压导电或不导电的可开关通道。所述测试路径的一端是所述第一测试垫42，另一端是所述第二测试垫43，其间串连了所述有源区层12邻靠所述碳化硅沟槽14两侧侧壁的沟道以及相接的所述接触区层13与所述源极垫层41。通常所述串流测试层40的材质为铜、铝或其合金等金属，其底层可为含Ti、W等阻障层（图未示出），以利与半导体材料接合。

源极金属层50设置在所述源极垫层41与所述层间膜30上。漏极金属层60设置在所述碳化硅衬底10的底面上。在设置所述源极金属层50与所述漏极金属层60之前，可透过所述串流测试层40进行中间测试，以确定晶体管的沟道内阻与所述源极垫层41的接触阻抗。

本实施例的基础结构实施原理如下所述，所述串流测试层40在所述第一测试垫42与所述第二测试垫43之间形成测试路径（如图13所示的虚线箭头），以所述源极垫层41串连其间的柵极沟道，以供中间测试中确定分区中碳化硅沟槽14两侧柵极沟道的串连内阻，同时也确认了源极垫层41与所述接触区层13的电接触程度。因此，能提前筛选出碳化硅沟槽14侧壁斜率变化过大导致质量不一的半导体功率芯片；并且，可快速分析出碳化硅刻蚀异常区，用于改善碳化硅刻蚀的半导体工艺生产参数。当源极金属层50实质覆盖设置在所述源极垫层41与所述层间膜30上，不需要额外改变MOSFET器件的电极排布与外形。

在较佳示例中，所述碳化硅衬底10在所述有源区层12下方还外延形成有漂移层11，所述漂移层11中形成有位于所述碳化硅沟槽14底部的有源结15。所述漂移层11具体为N型或N-型，所述有源结15具体为P型，可与所述有源区层12相同。利用所述有源区层12下方的漂移层11中形成有所述碳化硅沟槽14底部的有源结15，配合有源区层12，可建立串接分区中多个栅极沟道的测试路径，以更好地测得分区晶体管的串连沟道内阻。

在较佳示例中，对照图1与图10，接触凹陷31位于图1中所述源极垫层41的底部，所述有源区层12中形成有位于所述接触凹陷31底部的隔离结16，而所述接触凹陷31的深度足以贯穿所述接触区层13。所述隔离结16具体为P+型。利用所述接触凹陷31的深度，能以所述有源区层12不同于所述接触区层13的特有组分作为对所述接触凹陷31的刻蚀停止层讯号，以减少制程参数监控数量。当所述接触凹陷31贯穿所述接触区层13时，在中间测试时也能一并测试所述源极垫层41的金属材质与所述接触区层13的半导体材质两者之间接触界面的阻抗。位于所述接触凹陷31底部的隔离结16，能加强所述有源区层12对所述源极垫层41的金属结合。

在较佳示例中，所述层间膜30包括形成在所述栅极埋体20上的膜盖32以及基于间隔倍增方式形成在所述膜盖32两侧的膜侧掩33。所述层间膜30的材质为绝缘的电介质材料。可参阅图6，所述膜盖32的形成图案对应于所述碳化硅沟槽14的刻蚀图案。配合参阅图7与图8，利用间隔倍增方式形成在所述膜盖32两侧的膜侧掩33，无图案模式先全面形成一层掩膜层33A，覆盖所述膜盖32的上表面与两侧侧边，经过无图案全面刻蚀后将仅留下在所述膜盖32两侧的掩膜层33A，即膜侧掩33，该处留下的膜侧掩33加上所述膜盖32共同组成增宽型的所述层间膜30，有效隔离所述源极垫层41与所述栅极埋体20。故所述层间膜30的形成图案可以沿用刻蚀图案，减少一道光罩制作。

在较佳示例中，所述串流测试层40的图案是基于自对应表面化平坦研磨而形成，所述串流测试层40具有不高于所述层间膜30的平坦化上表面；所述源极金属层50实质覆盖所述串流测试层40与所述层间膜30。参阅图11与图12，可无图案模式先形成一层测试前驱层40A，所述测试前驱层40A的厚度大于高于所述层间膜30的厚度，并且所述测试前驱层40A填入所述层间膜30的反向图案区（包括接触凹陷31），在对所述测试前驱层40A形成平坦化表面研磨（CMP）之后，所述测试前驱层40A的上表面不高于所述层间膜30的上表面，所述测试前驱层40A自然图案化转变成串流测试层40。利用基于所述层间膜30的图案反向互补表面化平坦研磨形成所述串流测试层40的图案，省略所述串流测试层40的图案光刻工序与图案化刻蚀工艺，以降低制造成本。

本发明实施例还提出一种半导体功率装置，包括如前所述可实施特征组合的一种碳化硅沟槽栅MOSFET器件，整体架构包括芯片、封装构造与功率模组中的一种。碳化硅沟槽14的侧壁可以笔直，可以倾斜，最终可控约束一致，过程制程工艺中可筛选分级。

参阅图2，本发明实施例还提出一种碳化硅沟槽栅MOSFET器件的制造方法，包括步骤S1至步骤S8，其中中间测试步骤S6为选置步骤，以虚线框表示。通常省略中间测试步骤S6的场合包括但不限于，晶粒产品质量趋于稳定后，碳化硅沟槽的非等向刻蚀参数被特定化满足，中间测试步骤S6可逐渐变更为可省略的抽检步骤。

衬底提供步骤S1配合参阅图3，提供碳化硅衬底10，所述碳化硅衬底10上外延形成有有源区层12与接触区层13。所述碳化硅衬底10为晶圆形态。在较佳示例中，在衬底提供步骤S1中，所述碳化硅衬底10在所述有源区层12下方还外延形成有漂移层11。漂移层11、有源区层12与接触区层13的导电类型的形成可以在外延中形成，也可以在外延生长后另以离子植入形成。

沟槽刻蚀步骤S2配合参阅图4，基于刻蚀图案，对所述碳化硅衬底10刻蚀形成若干碳化硅沟槽14，所述碳化硅沟槽14贯穿所述接触区层13与所述有源区层12。在沟槽刻蚀步骤S2之后还可包括：形成有源结15在所述碳化硅沟槽14底部的所述漂移层11中。利用衬底提供步骤S1中的漂移层11，能以所述漂移层11不同于所述有源区层12的特有组分作为沟槽刻蚀步骤S2中形成所述碳化硅沟槽14的刻蚀停止层讯号。通常所述碳化硅沟槽14的侧壁容易受到碳化硅非等向性等离子刻蚀的副产物碳素干扰影响而难以准确控制在一致的形状。

栅极埋设步骤S3配合参阅图6，设置栅极埋体20在所述碳化硅沟槽14内。在栅极埋设步骤S3之前，参阅图5，可先形成栅氧化层21在所述碳化硅沟槽14的侧壁与所述接触区层13的上表面。栅氧化层21为栅介质材料，具体可为氧化硅，用于电隔离所述栅极埋体20与所述有源区层12，但不影响所述栅极埋体20的偏压对所述有源区层12的场效应。

膜覆盖步骤S4配合参阅图7至图10，设置层间膜30在所述栅极埋体20上，并使所述层间膜30突出于所述接触区层13，所述层间膜30在所述碳化硅沟槽14之间形成有接触凹陷31（如图10所示）。在较佳示例中，在膜覆盖步骤S4中，所述层间膜30包括基于所述刻蚀图案形成的膜盖32以及基于间隔倍增方式形成在所述膜盖32两侧的膜侧掩33。利用沟槽刻蚀步骤S2之后形成的有源结15，改善所述碳化硅沟槽14两侧沟道的测试串连。利用膜覆盖步骤S4中的间隔倍增方式形成的膜侧掩33，所述层间膜30不需要额外的光刻光罩。本示例中，膜覆盖步骤S4可细分为以下几个子步骤S41至S45。

子步骤S41参阅图7，基于所述刻蚀图案，沉积形成膜盖32在所述碳化硅沟槽14的开口上。子步骤S42参阅图8，无图案全面沉积形成掩膜层33A在所述膜盖32的上表面与侧边以及所述栅氧化层21上。子步骤S43参阅图9，进行无图案绝缘性选择刻蚀全面刻蚀所述掩膜层33A，蚀去绝缘材料，但不刻蚀半导体材料，所述掩膜层33A将变成剩余的膜侧掩33，位于所述膜盖32的侧边，以构成所述层间膜30，同时蚀去外露的所述栅氧化层21；此时，局部的接触区层13为外露。子步骤S44参阅图10，以所述层间膜30为掩膜，进行所述接触凹陷31的加深刻蚀作业，以蚀去外露的接触区层13，直到该区的有源区层12为外露，所述接触凹陷31贯穿所述接触区层13。子步骤S45再参阅图10，进行隔离结16的离子植入，将P型离子掺杂到该区外露的有源区层12，以形成隔离结16，所述隔离结16形成在所述接触凹陷31底部的所述有源区层12中，以增加所述有源区层12对所述源极垫层41的接触结合。所述隔离结16具体为P+型。因此，利用膜覆盖步骤S4的后置步骤S44刻蚀加深所述接触凹陷31，供源极垫层41填入的接触凹陷31能截断所述接触区层13，在中间测试中还能确定所述源极垫层41与所述接触区层13的接触阻抗。

测试层设置步骤S5配合参阅图11与图12，设置串流测试层40于所述接触区层13上，所述串流测试层40包括位于所述接触凹陷31中的源极垫层41与位于所述碳化硅沟槽14之外的第一测试垫42与第二测试垫43；在柵极沟道导通时，所述第一测试垫42与所述第二测试垫43之间形成测试路径，以所述源极垫层41串连其间的柵极沟道。在较佳示例中，在测试层设置步骤S5中，所述串流测试层40的图案形成方法包括表面平坦研磨（CMP）。如图11所示，先形成一层厚度大于所述层间膜30的测试前驱层40A在所述碳化硅衬底10的上方；之后，如图12所示，进行表面平坦研磨，平坦地减少所述测试前驱层40A的厚度，当所述测试前驱层40A的厚度小于所述层间膜30的厚度，所述测试前驱层40A自然转换为所述串流测试层40，所述串流测试层40的上表面通常不会高于所述层间膜30的上表面。因此，利用测试层设置步骤S5中的表面平坦研磨形成所述串流测试层40的图案，串流测试层40的图案形成方法不需要光刻显影与图案化刻蚀，以更低的半导体工艺成本制作串流测试层40。

在较佳示例中，配合参阅图13，在测试层设置步骤S5之后与步骤S7之前，还包括中间测试步骤S6，探测所述第一测试垫42与所述第二测试垫43，以确定所述碳化硅沟槽14两侧柵极沟道的内阻，供晶粒筛选分级。具体地，所述中间测试为晶圆等级，使用晶圆探测卡，第一探针72探触所述第一测试垫42，第二探针73探触所述第二测试垫43，借此能够确定晶体管栅极沟道的内阻与所述源极垫层41的接触阻抗。利用中间测试步骤S6，对碳化硅沟槽14侧壁有不同斜率导致沟道长度不同级的晶粒进行筛选分级，在沟槽刻蚀步骤S2形成碳化硅沟槽14的过程中，沟槽侧壁形状基于碳化硅非等性蚀刻的多变性可以笔直、或可以任意倾斜，在适当分级后，不会直接导致晶粒的故障，也不会造成芯片性能特性不能准确控制。

源极设置步骤S7配合参阅图14，设置源极金属层50在所述源极垫层41与所述层间膜30上。更具体地，所述源极金属层50还可完全覆盖所述所述第一测试垫42与所述第二测试垫43，器件外观上与原有架构无差异。

漏极设置步骤S8再回到参阅图1，设置漏极金属层60在所述碳化硅衬底10的底面上。在经过晶圆切割后可得到晶粒等级的碳化硅沟槽栅MOSFET器件。

本实施例的方法实施原理如下所述，在制造得到碳化硅沟槽栅MOSFET器件的过程中，测试层设置步骤S5中串流测试层40设置在所述源极金属层50的设置步骤S7之前，以供进行中间测试步骤S6，确定所述第一测试垫42与所述第二测试垫43之间碳化硅沟槽14两侧的柵极沟道的串连内阻，可用于预先筛除碳化硅沟槽14侧壁斜率差异过大导致沟道长度异常的MOSFET器件。

本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。

Claims (10)

1.一种碳化硅沟槽栅MOSFET器件，其特征在于，包括：

碳化硅衬底，所述碳化硅衬底上外延形成有有源区层与接触区层；由所述碳化硅衬底的上方形成若干碳化硅沟槽，所述碳化硅沟槽贯穿所述接触区层与所述有源区层；

栅极埋体，设置在所述碳化硅沟槽内；

层间膜，设置在所述栅极埋体上，所述层间膜突出于所述接触区层，所述层间膜在所述碳化硅沟槽之间形成有接触凹陷；

串流测试层，设置在所述有源区层上，所述串流测试层包括位于所述接触凹陷中的源极垫层与位于所述碳化硅沟槽之外的第一测试垫与第二测试垫；在柵极沟道导通时，所述第一测试垫与所述第二测试垫之间形成测试路径，以所述源极垫层串连其间的柵极沟道；

源极金属层，设置在所述源极垫层与所述层间膜上；

漏极金属层，设置在所述碳化硅衬底的底面上。

2.根据权利要求1所述的碳化硅沟槽栅MOSFET器件，其特征在于，所述层间膜包括形成在所述栅极埋体上的膜盖以及基于间隔倍增方式形成在所述膜盖两侧的膜侧掩，所述膜盖的形成图案对应于所述碳化硅沟槽的刻蚀图案。

3.根据权利要求2所述的碳化硅沟槽栅MOSFET器件，其特征在于，所述串流测试层的图案是基于自对应表面化平坦研磨而形成，所述串流测试层具有不高于所述层间膜的平坦化上表面；所述源极金属层实质覆盖所述串流测试层与所述层间膜。

4.根据权利要求1所述的碳化硅沟槽栅MOSFET器件，其特征在于，所述碳化硅衬底在所述有源区层下方还外延形成有漂移层，所述漂移层中形成有位于所述碳化硅沟槽底部的有源结。

5.根据权利要求1-4中任一项所述的碳化硅沟槽栅MOSFET器件，其特征在于，所述接触凹陷的深度足以贯穿所述接触区层。

6.根据权利要求5所述的碳化硅沟槽栅MOSFET器件，其特征在于，所述有源区层中形成有位于所述接触凹陷底部的隔离结。

7.一种半导体功率装置，其特征在于，包括如权利要求1-6中任一项所述的碳化硅沟槽栅MOSFET器件。

8.一种碳化硅沟槽栅MOSFET器件的制造方法，其特征在于，包括：

S1、提供碳化硅衬底，所述碳化硅衬底上外延形成有有源区层与接触区层；

S2、基于刻蚀图案，对所述碳化硅衬底刻蚀形成若干碳化硅沟槽，所述碳化硅沟槽贯穿所述接触区层与所述有源区层；

S3、设置栅极埋体在所述碳化硅沟槽内；

S4、设置层间膜在所述栅极埋体上，并使所述层间膜突出于所述接触区层，所述层间膜在所述碳化硅沟槽之间形成有接触凹陷；

S5、设置串流测试层于所述接触区层上，所述串流测试层包括位于所述接触凹陷中的源极垫层与位于所述碳化硅沟槽之外的第一测试垫与第二测试垫；在柵极沟道导通时，所述第一测试垫与所述第二测试垫之间形成测试路径，以所述源极垫层串连其间的柵极沟道；

S7、设置源极金属层在所述源极垫层与所述层间膜上；

S8、设置漏极金属层在所述碳化硅衬底的底面上。

9.根据权利要求8所述的碳化硅沟槽栅MOSFET器件的制造方法，其特征在于，在步骤S5之后与步骤S7之前，还包括：

S6、进行中间测试，探测所述第一测试垫与所述第二测试垫，以确定所述碳化硅沟槽两侧柵极沟道的内阻，供晶粒筛选分级。

10.根据权利要求8所述的碳化硅沟槽栅MOSFET器件的制造方法，其特征在于：

在步骤S1中，所述碳化硅衬底在所述有源区层下方还外延形成有漂移层；步骤S2之后还包括：形成有源结在所述碳化硅沟槽底部的所述漂移层中；

在步骤S4中， 包括基于所述刻蚀图案形成的膜盖以及基于间隔倍增方式形成在所述膜盖两侧的膜侧掩；

步骤S4的后置步骤还包括：以所述层间膜为掩膜，刻蚀加深所述接触凹陷，以贯穿所述接触凹陷中的所述接触区层；

步骤S4的后置步骤还包括：形成隔离结在所述接触凹陷底部的所述有源区层中；

在步骤S5中，所述串流测试层的图案形成方法包括表面平坦研磨。