[go: up one dir, main page]

KR102088181B1 - 반도체 트랜지스터 및 그 제조 방법 - Google Patents

반도체 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR102088181B1
KR102088181B1 KR1020170031801A KR20170031801A KR102088181B1 KR 102088181 B1 KR102088181 B1 KR 102088181B1 KR 1020170031801 A KR1020170031801 A KR 1020170031801A KR 20170031801 A KR20170031801 A KR 20170031801A KR 102088181 B1 KR102088181 B1 KR 102088181B1
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor
electric field
trench
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020170031801A
Other languages
English (en)
Other versions
KR20170107396A (ko
Inventor
세자르 아우구스토 브라즈
올리비에 길레먼트
데이비드 라포레
세드릭 오우브라드
리 주인 입
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20170107396A publication Critical patent/KR20170107396A/ko
Application granted granted Critical
Publication of KR102088181B1 publication Critical patent/KR102088181B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H01L29/7813—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L29/407—
    • H01L29/66734—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

수직형 반도체 전계 효과 트랜지스터(100, 200)는 전면(101)을 갖는 반도체 보디(40)와, 상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되는 전계 전극 트렌치(50)―상기 전계 전극 트렌치(50)는 전계 전극(8) 및 상기 전계 전극(8)과 상기 반도체 보디(40) 사이에 배치된 전계 유전체(6)를 포함함―와, 상기 전계 전극 트렌치(50)에 인접하게 배치되며, 상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되며, 상기 반도체 보디(40)로부터 분리되고 그리고 서로로부터도 분리된 두 개의 전극(9a, 9b)을 구비한 게이트 전극 트렌치(51)를 포함한다. 전면 금속화층(10)은 상기 전면(101) 상에 배치되며 상기 두 개의 전극(9a, 9b) 중 많아야 하나와 상기 전계 전극(8)과 접촉한다.

Description

반도체 트랜지스터 및 그 제조 방법{A SEMICONDUCTOR TRANSISTOR AND METHOD FOR FORMING THE SEMICONDUCTOR TRANSISTOR}
본 발명의 실시예는 반도체 트랜지스터에 관한 것으로, 특히 수직형 전계 효과 반도체 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 디바이스들, 특히 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 절연형 게이트 바이폴라 트랜지스터(IGBT)와 같은 전계 효과 제어형 스위칭 디바이스 또는 컴포넌트는 전원 공급기 및 전원 변환기, 전기차량, 에어컨 및 스테레오 시스템 분야에서 스위치로서 사용하는 것을 포함한 다양한 애플리케이션용으로 사용되지만 이에 국한되는 것은 아니다.
그러한 컴포넌트에서, (제1 부하 전극으로도 지칭되기도 하는) 제1 메인 전극(가령, 소스 또는 에미터)과 (제2 부하 전극으로도 지칭되기도 하는) 제2 메인 전극(가령, 수직형 디바이스들에서 서로 대향되게 배치되는 드레인 또는 컬렉터) 간의 부하 경로는 제어 입력(게이트)에 인가되는 적절한 제어 신호를 사용하여 스위칭 "온(ON)"(즉, 도전성 상태)되거나 "스위칭 오프(OFF)"(즉, 차단 상태)될 수 있다. 도전성 상태에서, 상기 부하 경로는 낮은 온 상태 저항(RON)(MOSFET에 대한 드레인과 소스 간에는 저항 RDS(ON))을 갖는다. 전형적으로, 스위칭 특성의 저하없이 이전에 생성된 것보다 낮은 면적 특정 온 저항(RON*A)을 갖도록 제각기 새롭게 생성되는 제어형 반도체 컴포넌트들이 요구되고 있다. 한편, 이를 통해, 정적 전력 소비가 감소될 수 있고, 그리고 한편으로는 보다 높은 전류 밀도가 획득될 수 있다.
디바이스 동작을 최적화하기 위해서는 추가적인 성능계수(figures-of-merit:FOM)가 고려될 필요가 있다. 한 가지 중요한 파라미터가 FOMoss (Figure-of-Merit (output)), 즉, 온 상태 저항(RON)과 (오프 상태에서 형성된 공간 전하 영역에 저장된 전하인) 출력 전하(Qoss)의 곱이다. 이와 같이, FOMoss는 도전성 손실(RON)과 스위칭 손실(Qoss)을 가중화한다. 한 컴포넌트의 전체 성능 및 제각기의 게이트-드라이버에 대한 코스트에 대한 추가적인 척도는 FOMG (Figure-of-Merit (Gate)), 즉 (MOSFET에 대한 드레인과 소스 간의) 온 상태 저항(RON)과 게이트 전하(QG)의 곱이다.
가령, 스위칭 주파수(fsw)가 100kHz를 초과하지 않는 애플리케이션들에 대한 경우에도, (평행형 낮은 RDS(ON)-MOSFET-셀의 사용으로 인한) 높은 게이트 전하 QG는 드라이버 IC 상에 상당한 스트레인(strain)을 가하게 되는데, 이는 드라이버 IC가 도전성 손실 및 스위칭 손실의 대부분을 소비하기 때문인 것으로, 그 양은 QG*VG*fSW가 되며, VG는 게이트 구동 전압이 된다. 전력 밀도 요건, 레이아웃 챌린지 및/또는 타이밍 이슈로 인해, 보다 많은 드라이버 IC를 사용하는 것은 드문 선택사항인 반면, 보다 나은 패키지들을 사용하는 것은 비용이 상승하며 인쇄 회로 기판(PCB)으로부터 추가적인 냉각 보조를 필요로 하고 있다. 주목할 것은 fSW가 증가함에 따라 열 소비를 핸들링하는 것이 더욱 부담으로 작용한다는 것인데, 이는 손실이 fSW에 비례해서 증가하기 때문이다. 이는 원격 통신에서 사용되는 변환기 및 정류기의 경우에 특히 중요하다.
애플리케이션에 따라, 컴포넌트의 전체 고성능을 보장하기 위해 낮은 FOMG 및/또는 낮은 FOMoss가 종종 요구된다. 그러나, FOMoss 및 특히 FOMG를 감소시키기 위해 지금까지 사용된 방책들은 다른 디바이스 파라미터에 부작용을 초래하는 경향이 있다.
가령, 독립형 게이트 트렌치 구조(즉, 게이트 및 전계 플레이트가 상이한 구조)의 게이트 전하 QG는 게이트 산화물 두께를 증가시킴으로써 감소될 수 있다. 그러나, 이는 가령 증가된 DIBL(Drain Induced Barrier Lowering)을 개선함으로써 MOSFET의 성능을 감소시키는 경향이 있다.
다른 예에서는 두꺼운 트렌치 바닥 산화물이 사용될 수 있다. 비록 이러한 것이 QG(특히 게이트 드레인 전하 QGD)를 낮추지만, MOSFET의 비용 및 복잡성은 증가하게 된다.
이러한 이유 및 기타 이유들로 인해 본 발명이 필요하게 되었다.
반도체 전계 효과 트랜지스터의 일 실시예에 따르면, 반도체 전계 효과 트랜지스터는 전면을 갖는 반도체 보디와, 상기 전면으로부터 상기 반도체 보디 내로 연장되는 전계 전극 트렌치와, 상기 전계 전극 트렌치와 인접하게 배치되며, 상기 전면으로부터 상기 반도체 보디 내로 연장되며, 상기 반도체 보디로부터 분리되고 그리고 서로로부터도 분리된 두 개의 전극을 구비한 게이트 전극 트렌치를 포함한다. 전계 전극 트렌치는 전계 전극 및 상기 전계 전극과 상기 반도체 보디 사이에 배치된 전계 유전체를 포함한다. 전면 금속화층은 상기 전면 상에 배치되고 상기 두 개의 전극 중 많아야 하나와 상기 필드 전극에 접촉한다.
반도체 트랜지스터의 일 실시예에 따르면, 반도체 트랜지스터는 전면을 갖는 반도체 보디와, 제1 전극 및 상기 전면으로부터 상기 반도체 보디 내로 연장되는 제2 전극을 구비한 제1 전극 쌍―상기 제1 전극 및 제2 전극은 연속하는 유전체 구조체에 의해 서로로부터 그리고 상기 반도체 보디로부터 분리됨―과, 상기 반도체 보디 내로 연장되며, 전계 유전체에 의해 상기 반도체 보디로부터 분리되며, 상기 전면에 대해 수직인 방향에서 상기 제1 전극 및 상기 제2 전극의 각각보다 넓은 확장부를 갖는 제1 전계 전극을 포함한다.
반도체 트랜지스터의 제조 방법의 일 실시예에 따르면, 상기 방법은, 전면을 갖는 반도체 웨이퍼를 제공하는 단계와, 전계 전극이 게이트 전극 트렌치보다 상기 반도체 웨이퍼 내로 더 깊게 연장되도록 상기 전면으로부터 상기 게이트 전극 트렌치 및 상기 전계 전극 트렌치를 형성하는 단계와, 두 개의 전극이 상기 반도체 웨이퍼로부터 분리되고 서로로부터 분리되도록 두 개의 전극을 상기 게이트 전극 트렌치 내에 형성하는 단계와, 전계 유전체가 상기 전계 전극을 상기 반도체 웨이퍼로부터 분리시키도록 상기 전계 유전체 및 상기 전계 전극을 상기 전계 전극 트렌치 내에 형성하는 단계를 포함한다.
당업자는 첨부되는 도면을 보면서 아래의 상세한 설명을 읽게 되면 추가적인 특징 및 이점을 인식하게 될 것이다.
도면의 구성요소들은 전적으로 동일한 축척으로 도시되지는 않지만 본 발명의 원리를 도시할 때에는 강조가 행해진다. 게다가 도면에서 유사한 참조 부호는 대응하는 부분을 나타낸다.
도 1a는 일 실시예에 따른 수직형 반도체 트랜지스터의 수직 단면을 도시한 도면이다.
도 1b는 일 실시예에 따른 도 1a에 도시된 수직형 반도체 트랜지스터의 또다른 수직 단면을 도시한 도면이다.
도 2a는 일 실시예에 따른 수직형 반도체 트랜지스터의 상부 단면에 대응하는 레이아웃을 도시한 도면이다.
도 2b는 일 실시예에 따른 수직형 반도체 트랜지스터의 상부 단면에 대응하는 레이아웃을 도시한 도면이다.
도 3a 내지 도 4d는 실시예에 따른 반도체 트랜지스터의 제조 방법의 단계들을 도시한 도면이다.
도 5a 내지 도 5d는 실시예에 따른 반도체 트랜지스터의 또다른 제조 방법의 단계들을 도시한 도면이다.
아래의 상세한 설명에서, 첨부된 도면이 참조된다. 이 도면은 상세한 설명의 일부가 되며, 도면은 본 발명이 실시될 수 있는 특정의 실시예를 통해 도시된다. 이와 관련하여, "상부", "바닥", "전면", "후면", "선행하는", "후행하는" 등의 방향 용어는 기술되는 도면의 방향을 참조하여 사용된다. 실시예의 컴포넌트들이 다수의 상이한 방향으로 위치될 수 있으므로, 방향 용어는 제한의 목적이 아닌 예시의 목적으로 사용된다. 본 발명의 영역 내에서 다른 실시예들이 이용될 수 있고, 구조적이거나 논리적인 변경이 행해질 수 있다는 것을 이해해야 한다. 따라서, 아래의 상세한 설명은 제한적인 의미로 사용되지는 않으며 본 발명의 영역은 첨부된 특허청구범위에 의해 정의되고 있다.
다양한 실시예에 대해 상세한 참조가 행해질 것이며, 그 중 하나 이상의 예가 도면에 도시되고 있다. 각각의 예는 설명의 목적으로 제공되며 본 발명을 제한하는 것으로 의미되는 것은 아니다. 가령, 일 실시예의 일부로 도시되거나 기술되는 특징들은 다른 실시예에 사용되거나 다른 실시예와 연계하여 사용되어 또다른 추가적인 실시예를 형성할 수 있다. 본 발명이 이러한 변형 및 수정을 포함한다는 것이 의도된다. 실시예들은 첨부된 특허청구범위의 영역을 제한하는 것으로서 해석되어서는 아니되는 특정 언어를 사용하여 기술되고 있다. 도면들은 일정 비율로 축적되지 않으며 예시적인 목적용으로만 사용된다. 명확성을 위해, 달리 언급되지 않는한, 상이한 도면들에서 동일한 요소 또는 제조 단계는 동일한 참조 부호로 표시된다.
본 명세서에 사용되는 용어 "수평"은 반도체 기판 또는 보디의 메인 측 또는 메인 표면에 대해 실질적으로 평행한 방향을 기술하는 것으로 의도된다. 이는 가령 반도체 기판 또는 보디의 상부 또는 전면 측(표면)일 수 있지만 또한 웨이퍼 또는 다이의 하부 또는 후면 측(표면)일 수 있다.
본 명세서에 사용되는 용어 "수직"은 상기 메인 측에 대해 실질적으로 수직하게 배치된 방향, 즉 반도체 기판 또는 보디의 메인 측의 수직 방향에 대해 평행하게 배치된 방향을 기술하는 것으로 의도된다.
본 명세서에 사용되는 용어 "위" 및 "아래"는 방향을 고려하여 한 구조적인 특징 대 또다른 구조적인 특징의 상대적인 위치를 기술하는 것으로 의도된다.
본 명세서에서, n 도핑은 제1 도전성 타입으로 지칭되고, p 도핑은 제2 도전성 타입으로 지칭된다. 대안으로, 제1 도전성 타입이 p 도핑일 수 있고 제2 도전성 타이이 n 도핑일 수 있도록, 반도체 디바이스들은 반대의 도핑 관계로 형성될 수도 있다. 게다가, 일부 도면은 도핑 타입 옆에 "-" 또는 "+"를 표시함으로써 상대적인 도핑 농도를 나타낸다. 가령, "n-"는 "n" 도핑 영역의 도핑 농도보다 적은 도핑 농도를 의미하지만, "n+" 도핑 영역은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 그러나, 상대적인 도핑 농도를 나타내는 것은 동일한 상대 도핑 농도의 도핑 영역들이 달리 언급되지 않는한 동일한 절대적인 도핑 농도를 가져야만 한다는 것을 의미하는 것은 아니다. 예를 들어, 두 개의 상이한 n+ 도핑 영역이 상이한 절대 도핑 농도를 가질 수 있다. 전술한 것은 가령, n+ 도핑 영역 및 p+ 도핑 영역에도 적용된다.
본 명세서에 기술되는 특정 실시예는 반도체 트랜지스터에 관한 것이고, 특히 수직형 n 채널 또는 p 채널 MOSFET 또는 IGBT와 같은 수직형 반도체 트랜지스터에 관한 것이고, 특히 수직형 전력 MOSFET에 관한 것이고, 그리고 이들의 제조 방법에 관한 것으로, 이들에 국한되는 것은 아니다.
본 명세서의 문맥에서, 용어 "MOS(금속 산화물 반도체)"는 보다 일반적인 용어인 "MIS(금속-절연체-반도체)"를 구비하는 것으로 이해되어야 한다. 가령, 용어 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)는 산화물이 아닌 게이트 절연체를 갖는 FET(전계 효과 트랜지스터)를 구비하는 것으로 이해되어야 한다. 즉, 용어 MOSFET는 보다 일반적인 용어인 제각기의 IGFET(절연형 게이트 전계 효과 트랜지스터) 및 MISFET(금속-절연체-반도체 전계 효과 트랜지스터)의 의미로 사용된다.
본 명세서에 사용되는 용어 "전계 효과"는 제2 도전성 타입의 반도체 영역, 전형적으로 제2 도전성 타입의 보디 영역에서 제1 도전성 타입의 도전성 "채널"의 전계 매개형 형성 및/또는 제1 도전성 타입의 도전성 채널의 도전성 및/또는 형상의 제어를 기술하는 것으로 의도된다. 제1 도전성 타입의 소스 영역과 제1 도전성 타입의 드리프트 영역 사이에서, 전계 효과로 인해, 채널 영역을 통한 단극성 전류 경로가 형성 및/또는 제어된다. 드리프트 영역은 드레인 영역과 접촉될 수 있다.
본 명세서의 문맥에서, 용어 "게이트 전극"은 채널 영역에 인접하게 위치하고 채널 영역을 형성 및/또는 제어하도록 구성되는 전극을 기술하는 것으로 의도된다. 용어 "게이트 전극"은, 게이트 유전체 영역을 형성하는 절연체 영역에 인접하게 위치하고 게이트 유전체 영역을 형성하는 절연체 영역에 의해 보디 영역으로부터 분리되고, 적절한 전압에 충전함으로써 보디 영역을 통과하는 채널 영역을 형성 및/또는 제어하도록 구성되는 전극 또는 도전성 영역을 포괄할 것이다.
전형적으로, 게이트 전극은 트렌치 게이트 전극, 즉 메인 측 또는 표면으로부터 반도체 기판 또는 보디 내로 연장되는 트렌치 내에 배치되는 게이트 전극으로서 구현된다.
본 명세서의 문맥에서, 용어 "전계 플레이트"는, 반도체 영역, 가령 드리프트 영역 또는 그 일부에 인접하게 배치되고, 및/또는 상기 반도체 영역 내에 형성되는 pn 접합부에 인접하게 배치되고, 상기 반도체 영역으로부터 분리되며, 동일 전위 영역, 즉 전위의 변동이 반도체 디바이스의 동작 모드에서 인접한 반도체 영역 내의 전압 강하와 비교할 때 적어도 한 자리수의 크기보다 낮은, 보다 전형적으로는 적어도 두 자리수의 크기보다 낮은 영역을 형성하기 위해 고도핑 폴리실리콘, 실리사이드, 금속 등과 같은 충분한 전기 도전성의 물질로 이루어진 도전성 영역을 기술하는 것으로 의도된다. "전계 플레이트"는 적절한 전압, 전형적으로는 n 타입 반도체 영역에 대한 인접한 반도체 영역과 관련한 음(negative)의 전압에 충전함으로써 상기 반도체 영역 내에 공핍 부분을 확장하도록 구성될 수 있다.
본 명세서의 문맥에서, 용어 "전계 전극"은 반도체 기판 또는 보디, 전형적으로는 가령 메인 측 또는 표면으로부터 상기 반도체 기판 또는 보디 내로 연장되는 트렌치 내에 적어도 부분적으로 배치되는 전계 플레이트를 기술하는 것으로 의도된다.
전형적으로, 반도체 디바이스는 대향 배치된 두 개의 전력 금속화층 간의, 가령 전면 측 금속화층과 후면 측 금속화층 간의 부하 전류를 제어하기 위해 복수의 FET 셀(MOSFET 셀과 같은 전계 효과 트랜지스터 셀)을 구비한 활성 영역을 가진 수직형 전력 전계 효과 트랜지스터이다. 게다가, 수직형 전력 전계 효과 트랜지스터는 전형적으로 위에서 볼 때 FET 셀들의 활성 영역을 적어도 부분적으로 둘러싸는 적어도 하나의 에지 종단 구조를 구비한 주변 영역을 갖는다.
본 명세서의 문맥에서, 용어 "금속화층"은 전기 도전성과 관련하여 금속 특성 또는 준 금속 특성을 갖는 영역 또는 계층을 기술하는 것으로 의도된다. 따라서, 금속화층은 디바이스 동작 동안 동일 전위 영역을 형성할 수 있다. 금속화층은 반도체 디바이스의 리드, 패드 및/또는 단자를 형성하도록 반도체 영역에 접촉될 수 있다. 금속화층은 Al, Ti, W, Cu 및 Mo와 같은 금속 또는 NiAl과 같은 금속 합금으로 이루어질 수 있고 및/또는 Al, Ti, W, Cu 및 Mo와 같은 금속 또는 NiAl과 같은 금속 합금을 포함한다. 금속화층은 또한 상이한 전기 도전성 물질, 가령 전술한 금속 및/또는 합금의 스택을 포함할 수 있다.
본 명세서의 문맥에서, 용어 "오믹 접촉(ohmic contact)에서", "저항성 전기 접촉에서" 및 "저항성 전기 접속에서"는 적어도 반도체 디바이스에 및/또는 반도체 디바이스 양단에 전압이 인가되지 않거나 낮은 테스팅 전압만이 인가될 때 반도체 디바이스의 각각의 구성요소 또는 부분들 간에 오믹 전류 경로가 존재한다는 것을 기술하는 것으로 의도된다. 마찬가지로, 용어 "낮은 오믹 접촉(ohmic contact)에서", "낮은 저항성 전기 접촉에서" 및 "낮은 저항성 전기 접속에서"는 적어도 반도체 디바이스에 및/또는 반도체 디바이스 양단에 전압이 인가되지 않을 때 반도체 디바이스의 각각의 구성요소 또는 부분들 간에 낮은 저항성 오믹 전류 경로가 존재한다는 것을 기술하는 것으로 의도된다. 본 명세서 내에서, 용어 "낮은 오믹 접촉(ohmic contact)에서", "낮은 저항성 전기 접촉에서", "전기 접속된" 및 "낮은 저항성 전기 접속에서"는 동일한 의미로 사용된다.
본 명세서에 사용되는 용어 "전력 반도체 디바이스"는 고전압 및/또는 고전류 스위칭 기능을 가진 단일 칩 상의 반도체 디바이스를 기술하는 것으로 의도된다. 즉, 전력 반도체 디바이스는 전형적으로는 암페어 범위의 고전류 및/또는 전형적으로는 대략 30V 초과, 보다 전형적으로는 대략 100V 초과, 보다 더 전형적으로는 400V 초과, 또는 더더욱 더 전형적으로는 대략 600V를 초과하는 고전압용으로 의도된다.
본 명세서에 사용되는 용어 "에지 종단 구조"는 반도체 디바이스의 활성 영역 근처의 고전계가 반도체 디바이스의 에지의 전위 및/또는 접지와 같은 기준 전위와 반도체 디바이스의 에지 및/또는 후면에서의 고전압 사이의 전위 또는 전위에 근접한 전위로 점차적으로 변경되는 전이 영역을 제공하는 구조를 기술하는 것으로 의도된다. 에지 종단 구조는 가령 정류 접합부의 종단 영역 양단의 전계 라인을 확산시킴으로써 상기 종단 영역 주변의 전계 강도를 낮출 수 있다. 에지 종단 구조의 예는 하나 이상의 전계 플레이트와 하나 이상의 플로팅 가드 링(floating guard rings)을 포함한다.
아래에서는, 반도체 디바이스 및 그 제조 방법이 단결정 실리콘 반도체 보디를 갖는 실리콘 반도체 디바이스를 주로 참고하여 설명된다. 따라서, 반도체 영역 또는 계층은 전형적으로 달리 언급되지 않는한 실리콘 영역 또는 실리콘 계층이다.
그러나, 반도체 보디는 반도체 디바이스를 제조하기에 적당한 임의의 반도체 물질로 구성될 수 있다는 것이 이해되어야 한다. 그러한 물질의 예는 몇가지를 예를 들면, 실리콘 또는 게르마늄과 같은 기본 반도체 물질과, 실리콘 탄화물(SiC) 또는 실리콘 게르마늄(SiGe)과 같은 Ⅳ족 화물물 반도체 물질과, 갈륨 질화물(GaN), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 갈륨 인화물(InGaP), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 인듐 질화물(AlGaInN) 또는 인듐 갈륨 비화 질화물(InGaAsP)과 같은 2중, 3중 또는 4중 Ⅲ-Ⅴ 반도체 물질과, 카드뮴 텔루르 화합물(CdTe) 및 수은 카드뮴 텔루르 화합물(HgCdTe)와 같은 2중 또는 3중 Ⅱ-Ⅵ 화합물 반도체 물질을 포함하지만 이에 국한되는 것은 아니다. 위에서 언급한 반도체 물질은 또한 동종 접합 반도체 물질로 지칭되기도 한다. 두 개의 상이한 반도체 물질을 결합할 때 이종 접합 반도체 물질이 형성된다. 이종 접합 반도체 물질의 예는 알루미늄 갈륨 질화물(AlGaN)-알루미늄 갈륨 인듐 질화물(AlGaInN)과, 인듐 갈륨 인화물(InGaP)-알루미늄 갈륨 인듐 질화물(AlGaInN)과, 인듐 갈륨 인화물(InGaP)-갈륨 질화물(GaN)과, 알루미늄 갈륨 질화물(AlGaN)-갈륨 질화물(GaN)과, 인듐 갈륨 인화물(InGaP)-알루미늄 갈륨 질화물(AlGaN)과, 실리콘-실리콘 탄화물(SiXC1 -X) 및 실리콘-실리콘 게르마늄(SiGe) 이종 접합 반도체 물질을 포함하지만 이에 국한되는 것은 아니다. 전력 반도체 애플리케이션용으로는 현재 주로 실리콘, 실리콘 탄화물, 갈륨 비화물 및 갈륨 질화물이 사용된다. 만약 반도체 보디가 와이드 밴드갭 물질(a wide band-gap material)로 구성된다면, 즉 실리콘 탄화물 또는 갈륨 질화물과 같은 적어도 대략 2 전자 볼트의 밴드갭을 가지며 제각기 높은 브레이크다운 전계 강도 및 높은 임계치 아발란치 전계 강도를 갖는 반도체 물질로 구성된다면, 제각기의 반도체 영역의 도핑은 온 상태 저항 Ron을 감소시키는 보다 높은 농도로 선택될 수 있다.
도 1a는 수직형 반도체 트랜지스터(100)의 수직 단면도(110)를 도시하고 있다. 반도체 트랜지스터(100)는 전면(101)과 상기 전면(101)에 대해 대향하게 배치되는 후면(102) 사이에 연장되는 반도체 보디(40)를 갖는다.
전면(101) 및 후면(102)은 전형적으로 수평 평면으로 배치된다. 또한, 전면(101) 및 후면(102)은 실질적으로 반도체 보디(40)의 평탄한 표면을 형성할 수 있다.
수평 방향에서, 반도체 보디(40)는 반도체 보디(40)를 둘러싸는 수평 에지(도 1a에는 도시되지 않음)에 의해 구분된다(수평 에지까지 연장된다).
반도체 보디(40) 및 반도체 디바이스(100)의 제각기의 수평 연장부는 수 밀리미터에까지 이르거나 1 센티미터보다 더 클 수도 있다. 그러나, 도 1a는 전형적으로 반도체 디바이스(100)의 활성 영역의 소형 부분에만 대응하거나 더 전형적으로는 복수의 셀들 중 하나의 셀, 가령 활성 영역의 단위 셀에 대응한다.
반도체 보디(40)의 수직 확장부는 전형적으로 반도체 디바이스(100)의 타입 및 전압 클래스, 즉 원하는 전압 차단(VBR) 기능에 의존하며, 전형적으로 수 100 미크론(㎛) 미만이 된다.
가령, 600V 수직형 IGBT 또는 MOSFET와 1200V 수직형 IGBT 또는 MOSFET의 반도체 보디의 수직 확장부는 제각기 대략 70 미크론 및 대략 110 미크론 내지 대략 140 미크론일 수 있다. 반도체 보디의 수직 확장부는 전형적으로는 수평 확장부보다는 적어도 한 자리수의 크기 미만이고, 보다 전형적으로는 적어도 두 자리수의 크기 미만이다.
도 1a에 도시된 실시예에서, 두 개의 전계 전극 트렌치(50)는 전면(101)으로부터 반도체 보디(40) 내로 연장된다. 전형적으로, 두 개의 전계 전극 트렌치(50)는 또한 위에서 볼 때 서로로부터 분리된다.
전계 전극 트렌치(50)의 각각 내에는 전계 전극(8)이 배치된다. 또한, 아래에서 전계 유전체 영역으로 지칭되기도 하는 전계 유전체(6)는 각각의 전계 전극 트렌치(50) 내에 배치되며 그리고 제각기의 전계 전극(8)과 반도체 보디(40) 사이에 배치된다.
따라서, 제각기의 전계 전극(8)은 전계 유전체(6)에 의해 반도체 보디(40)로부터 분리된다. 복수의 유닛 또는 셀 중 하나에 전형적으로 대응하는 선택된 단면으로 인해, 좌측 전계 전극 트렌치(50) 내의 전계 유전체(6)의 좌측 측벽부 및 우측 전계 전극 트렌치(50) 내의 전계 유전체(6)의 우측 측벽부는 도 1a에 도시되어 있지 않다.
도 1a에 도시된 실시예에서, 반도체 보디(40)는 두 개의 pn 접합부(14, 15)를 갖는다. 제1 pn 접합부(14)는 전면(101)에 연장되는 n 타입 제1 반도체 영역(1)과 인접하는 p 타입 제2 반도체 영역(2) 사이에 형성된다. 제2 pn 접합부(15)는 제2 반도체 영역(2)과 인접하는 n 타입 제3 반도체 영역(3) 사이에 형성된다. 그러나, 도핑 관계들 또한 역전될 수 있다.
전계 전극 트렌치(50)는 전면(101)으로부터 제1 반도체 영역(1) 및 제2 반도체 영역(2)을 거쳐 제3 반도체 영역(3) 내로 부분적으로, 즉 제2 pn 접합부(15) 아래로 연장될 수 있다.
전면 금속화층(10)은 전면(101) 상에 배치되며 전계 전극(8) 및 전형적으로 소스 영역을 형성하는 적어도 제1 반도체 영역(1)과 오믹 접촉한다. 따라서, 전면 금속화층(10)은 전형적으로 소스 금속화층을 형성한다.
또한, 전면 금속화층(10)은 전형적으로 보디 영역을 형성하는 제2 반도체 영역(2)과 오믹 접촉할 수 있다.
또한, 제2 반도체 영역(2)은 (도 1a에 도시되지 않은) 보다 강하게 p 도핑된 보디 접촉 영역을 통해 전면 금속화층(10)과 접촉할 수 있다.
도 1a에 도시된 바와 같이, 전면 금속화층(10)은 부분적으로는 전계 전극 트렌치(50) 내로 연장될 수 있다.
또한, 전계 유전체(6)의 측벽부는 전면(101)까지 연장될 수 없다.
그러나, 전계 유전체(6)는 제3 반도체 영역(3)과 적어도 제2 반도체 영역(2)의 인접 부분으로부터 전계 전극(8)을 분리시킨다.
제3 반도체 영역(3)의 상부는 반도체 트랜지스터(100)의 드리프트 영역을 형성할 수 있다.
후면(102)과 인접하며 후면(102)을 형성하는 제3 반도체 영역(3)의 최하부층은, 후면(102) 상에 배치되며 전형적으로는 드레인 금속화층을 형성하는 후면 금속화층(11)과 오믹 접촉하는 드레인 접촉층을 형성하도록 강하게 n 도핑될 수 있다.
도 1a에 도시된 실시예에서, 게이트 트렌치로 지칭되기도 하는 게이트 전극 트렌치(51)는 도시된 두 개의 전계 전극 트렌치(50) 사이에 형성된다.
수직 단면에서 게이트 전극 트렌치(51)는 전계 전극 트렌치(50)에 대한 수평 방향에서 적어도 실질적으로 그 중심이 위치할 수 있다.
게이트 전극 트렌치(51)는 전면(101)으로부터 반도체 보디(40) 내로 그리고 또한 제2 pn 접합부(15) 아래로 연장되지만, 전계 전극 트렌치(50) 만큼의 깊이를 가지지 못하는 것으로, 가령 기껏해야 전계 전극 트렌치(50)의 깊이의 절반만을 갖게 된다.
게이트 전극 트렌치(51)로 인해, 제1 반도체 영역(1), 제2 반도체 영역(2), 이들 사이에 형성된 제1 pn 접합부(14) 및 제2 반도체 영역(2)과 제3 반도체 영역(3) 사이에 형성된 제2 pn 접합부(15)의 각각은 도시된 수직 단면에서 제각기 두 개의 부분으로 분리되지만, 이들 부분은 전형적으로 연속적인 것으로, 위에서 볼 때, 가령 실질적으로 링 형상으로 이루어진다(즉, 내부 폐쇄 곡선과 내부 폐쇄 곡선을 둘러싸는 외부 폐쇄 곡선으로 한정된다).
실시예에 따르면, 반도체 보디(40)로부터 분리되고 그리고 서로로부터 분리되는 두 개의 전극(9a, 9b)(제1 전극(9a) 및 제2 전극(9b)은 전형적으로는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 하나 또는 수 개의 유전체 물질로 구성된 연속적인 유전체 구조체(7)에 의해 게이트 전극 트렌치(51) 내에 배치된다. 이러한 트렌치 구조체(7, 9a, 9b)는 아래에서 분리된 게이트 구조체로 지칭되기도 한다.
전계 전극(8) 및 전극(9a, 9b)은 가령 도핑된 폴리실리콘 등에 의해 형성될 수 있다.
두 개의 전극(9a, 9b) 중 적어도 하나는 전면(101) 상에 전형적으로 배치되는 게이트 금속화층(도 1a에는 도시되지 않음)과 오믹 접촉하며, 제1 금속화층(10)과 반도체 보디(40)으로부터는 분리(절연)된다. 게이트 트렌치(51) 내에 배치되고 게이트 금속화층과 오믹 접촉하는 전극(9a, 9b)은 아래에서 게이트 전극으로 지칭되기도 한다.
게이트 전극(9a, 9b) 다음에, 채널 영역은 제1 금속화층(10)에 대해 게이트 금속화층을 적절히 바이어싱함으로써 유전체 구조체(7)의 인접하는 측벽부를 따라 보디 영역(2) 내에 형성될 수 있다.
따라서, 수직형 트랜지스터(100)는 MOSFET로서 동작될 수 있다.
수직형 트랜지스터(100)는 전형적으로 복수의 MOSFET 셀(110)을 갖는 전력 트랜지스터이다.
일 실시예에 따르면, 전극(9a, 9b) 중 하나는 제1 금속화층(10)과 오믹 접촉된다. 이는 도 1b에서 수직형 반도체 트랜지스터(100)의 또다른 수직 방향의 단면을 나타내는 것으로 도시된다. 도시된 MOSFET 셀(120)은 하나의 게이트 전극(9a)과, 제1 금속화층(10)에 접속된 전극(9b)을 갖는다.
따라서, MOSFET 셀(120)의 게이트 전하 QG (및 그에 따른 드라이버 IC에 대한 스트레인)는 MOSFET 셀(110)에 비해 크게 감소된다. 여러 애플리케이션에서 스위칭 손실들에 대해 보다 중요한, 게이트 드레인 전하 QGD 뿐만 아니라 게이트 소스 전하 QGS는 대략 2배 만큼 감소된다.
MOSFET 셀(120)의 온 상태 저항 RON은 증가될 수 있다. 그러나, 전압 클래스가 증가함에 따라 RON*A에 대한 영향은 감소된다는 것이 판명된다.
따라서, 전형적으로 적어도 200V, 특히 적어도 250V 또는 400V의 브레이크다운 전압 VBR을 갖는 MOSFET에 대해 RON*A와 QG 간의 보다 나은 타협이 행해진다.
분리된 게이트 구조체(7, 9a, 9b) 및 게이트 트렌치(51)의 측면(수평) 크기는 제각기 전압 클래스에 또한 의존할 수 있다. 예를 들어, 250V의 MOSFET(100)의 두 개의 인접하는 메사(1, 2) 간의 게이트 트렌치(51)의 수평 확장부는 대략 700 나노미터 내지 900 나노미터의 범위 내, 가령 대략 800 나노미터일 수 있다.
또한, 도 2a 및 도 2b와 관련하여 아래에서 설명되는 바와 같은 바늘형 디자인이 전계 전극(8)용으로 사용될 때 여러 애플리케이션에서 (가령, 솔라 마이크로 인버터의 1차측 스위치의 경우에) 의도되는 바와 같은 낮은 QG와 조합하여 매우 우수한 RON*A 성능과 FOMOSS 성능이 달성될 수 있다.
게다가, QG는 가령 상이한 금속 레이아웃을 사용하여 MOSFET 셀(110, 120)과의 기본 디자인에서 MOSFET 셀(120)의 개수를 변화시킴으로써 쉽게 동조될 수 있다. 이는 FOMOSS로 구동되는 애플리케이션 및 FOMg로 구동되는 애플리케이션 모두를 포괄하는데 동일한 셀 디자인이 사용될 수 있다는 것을 의미한다.
도 2a는 도 1a 및 도 1b에 관련하여 위에서 설명된 반도체 트랜지스터(100)와 유사한 수직형 반도체 트랜지스터(200)의 전계 전극 트렌치(50) 및 게이트 전극 트렌치(51)의 레이아웃을 도시하고 있다. 반도체 트랜지스터(200)는 또한 MOSFET으로서 구현될 수 있다.
도 2a는 제각기 반도체 트랜지스터(200)의 활성 영역의 평면 상의 섹션과 반도체 보디(40)를 관통하는 수평 단면의 해당 섹션에 대응할 수 있다. 라인 S1, S2를 따라 반도체 보디(40)를 관통하는 수직 섹션은, 레이아웃에 따라, 제각기 도 1a 및 도 2b에 도시된 섹션(110, 120)에 대응할 수 있다.
실시예에서, 게이트 트렌치(51)는 제1 반도체 영역 및 제2 반도체 영역을 참조하여 참조 부호 1, 2에 의해 표시되는 반도체 보디(40)의 복수의 메사 영역을 둘러싸도록 형성된다. 주목할 것은, 제각기의 제2 반도체 영역에 인접하는 제3 반도체 영역의 부분들은 전형적으로 제각기의 메사 영역(1, 2)의 부분을 형성하기도 한다는 것이다. 명확화를 위해, 전극(9a, 9b)과 게이트 트렌치(51) 내에 배치된 유전체 구조체(7)는 도 2a에 도시되지 않는다.
도 2a에 도시된 실시예에서, 게이트 트렌치(51)는 연속적이다. 그러나, 이는 전형적으로 그 내부에 배치된 제1 전극(9a) 및 제2 전극(9b)에 대한 경우는 아니다.
도 2a에 도시된 바와 같이, 메사 영역(1, 2)은 체크보드형 방식으로 배치될 수 있다.
메사 영역(1, 2)의 각각 내에는 전계 전극 트렌치(50)가 배치될 수 있다. 따라서, 메사 영역(1,2)은 실질적으로 링 형상이 된다.
(도 2a에 도시되지 않은) 다른 실시예에서, 위에서 볼 때 복수의 평행한 게이트 트렌치가 사용될 수 있다. 이러한 실시예에서, 메사 영역은 위에서 볼 때 또한 실질적으로 스트립 형상일 수 있다. 또한, 복수의 전계 전극 트렌치(50)가 스트립 형상의 메사 영역의 각각 내에 형성될 수 있다.
또한, 게이트 전극 트렌치(51) 및 전계 전극 트렌치(50)가 반도체 보디의 전면으로부터 반도체 보디의 후면으로 향하는 방향으로 연장된다. 트렌치들(50, 51)은 실질적으로 수직 측벽을 가지지만 또한 테이퍼링된(tapered) 것일 수 있다.
도 2a에 도시된 바와 같이, 전계 전극 트렌치(50)의 각각은 위에서 볼 때 게이트 전극 트렌치(51)에 의해 둘러싸일 수 있다.
또한, 전계 전극 트렌치(50)는 그 중심이 실질적으로 제각기의 메사 영역(1, 2) 내에 형성될 수 있다.
전형적으로, (전계 전극 뿐만 아니라) 전계 전극 트렌치(50)의 각각은 위에서 볼 때 그리고 전면에 평행한 수평 단면에서, 제각기의 제1 영역을 가지며 그리고 전면에 대해 수직인 제각기의 수직 단면에서, 제1 영역보다 큰, 보다 전형적으로 적어도 5배, 적어도 10배 또는 적어도 25배 만큼의 제2 영역을 갖는다.
전계 전극 트렌치(50) 및 전계 전극은 제각기 바늘 형상이거나 또는 실질적으로 바늘 형상일 수 있다.
따라서, 반도체 트랜지스터(200)는 낮은 게이트 전하 QG를 가질 수 있으며, 그리고 전계 전극 디자인 및 배치로 인해, 우수한 RON*A 성능과 FOMOSS 성능을 가질 수 있다. 이는 반도체 트랜지스터(200)가 여러 애플리케이션, 가령 솔라 마이크로 인버터의 1차측 스위치로서의 애플리케이션에 특히 관심을 가지게 한다.
도 2b는 활성 영역 내에서 바늘 형상의 전계 전극 트렌치(50)의 어레이를 갖는 반도체 트랜지스터(200')를 도시하며, 각각의 바늘 형상 전계 전극 트렌치는 제각기 게이트 트렌치와 그 각각의 부분들 간에 형성된 메사 영역(1, 2) 내에 국부적으로 배치된다.
반도체 트랜지스터(200')는 도 1a 내지 도 2a와 관련하여 위에서 설명한 반도체 트랜지스터(100)와 유사하며 또한 MOSFET로서 구현될 수 있다.
도 2b는 제각기 반도체 트랜지스터(200)의 활성 영역의 평면 상의 섹션과 반도체 보디(40)를 관통하는 수평 단면의 해당 섹션에 대응할 수 있다. 게이트 전극 트렌치는 도시된 전극(9a, 9b) 및 유전체 구조체(7)의 결합 영역에 대응할 수 있다. 라인 S1, S2를 따라 반도체 보디(40)를 관통하는 수직 섹션은, 제각기 도 1a에 도시된 섹션(110) 및 도 1b에 도시된 섹션(110)에 대해 미러링된 버전에 대응할 수 있다.
각각의 전계 전극 트렌치(50)는 원의 단면을 갖는 바늘 형상의 전계 전극(8)을 갖는다. 또한, 전기 절연층(6)이 대응 전계 전극(8)과 트렌치(50)의 내부 표면 간의 전계 전극 트렌치(50)의 각각 내에 형성된다.
전면에 보다 인접한 상부 영역에서, 전계 전극 트렌치(50)는 한편으로는 측벽 접촉을 통한 소스 영역(1)과의 전기 접촉을 가능하게 하고, 다른 한편으로는 전형적으로 강하게 도핑된 p+ 영역을 통한 보디 영역(2)과의 전기 접촉을 가능하게 하도록 전형적으로 전기 절연층(6)을 갖지 않는다.
도 2b에 도시된 실시예에서, 5개의 메사(1, 2)의 4 개의 컬럼이 도시된다.
각각의 컬럼의 메사(1, 2)는 소스를 지칭하는 참조 부호 S 및 게이트를 지칭하는 G에 의해 표시되는 바와 같이 제1 금속화층(소스 금속화층) 또는 게이트 금속화층에 접속된 제각기의 공통 전극(9a, 9b)에 의해 둘러싸일 수 있다.
접속 패턴은 활성 영역을 둘러싸는 주변 영역에서 금속층(소스 금속화층 및 게이트 금속화층)의 적절한 레이아웃을 선택함으로써 의도한 회로의 FOMOSS, FOMG 및/또는 QG의 요건에 따라 적응될 수 있다.
접속 패턴(도 2b는 4 개의 컬럼에 대해 두 개의 예의 패턴 "GSGG" 및 "GSGG"를 도시함)에 따라, 라인 S3를 따라 반도체 보디(40)를 관통하는 수직 섹션은, 제각기 도 1a에 도시된 섹션(110) 및 도 1b에 도시된 섹션(120)에 대응할 수 있다.
전극(9a, 9b) 및 게이트 전극(8)은 동일한 도전성 물질, 가령 반도체 기법에 사용되는 도핑된 폴리실리콘, 금속 또는 또다른 도전성 물질로부터 형성될 수 있다.
아래에서, 반도체 디바이스(100, 200, 200')를 제조하는 방법이 설명된다.
도 3a 내지 도 4d는 도 1a 및 도 1b와 관련하여 위에서 설명된 반도체 트랜지스터(100)를 제조하는 방법의 단계들을 도시하고 있다.
제1 프로세스에서, 반도체 보디(40)로서, 전형적으로는 전면(101)을 갖는 반도체 웨이퍼(40)가 제공된다. n 채널 MOSFET의 제조와 관련한 실시예에서, 제공된 반도체 웨이퍼(40)는, 전형적으로 후면(102)까지 연장되며 드레인층 상에 배치되는 드리프트층(3)(예를 들어, n 도핑된 에피택셜층으로서 구현됨)과 오믹 접촉된 (도 3a에 도시되지 않은) 드레인층(예를 들어, 강하게 n 도핑된 기판)과, 드리프트층(2)과의 pn 접합부(15)를 형성하는 보디층(2)(예를 들어, p 도핑된 에피택셜층)과, 전면(101)까지 연장되며 보디층(2)과의 추가적인 pn 접합부(14)를 형성하는 소스층(1)(예를 들어, p 도핑된 에피택셜층)을 포함한다.
보디층(2) 및 소스층(1)은 또한 p 타입 및 n 타입 도펀트를 주입하고 이어서 어닐링함으로써 형성될 수 있다.
도 3a는 전계 전극 트렌치(50)가 게이트 전극 트렌치(51)보다는 웨이퍼(40) 내로 더 깊게 연장되도록 전면(101)으로부터 게이트 전극 트렌치(51) 및 전계 전극 트렌치(50)를 형성한 후의 웨이퍼(40)의 수직 단면을 도시한 도면이다.
위에서 볼 때 게이트 전극 트렌치(51)가 복수의 전계 전극 트렌치(50)를 둘러싸도록 게이트 전극 트렌치(51) 및 전계 전극 트렌치(50)가 형성된다.
게이트 전극 트렌치(51) 및 전계 전극 트렌치(50)를 형성하는 것은 전형적으로 마스크형 에칭을 포함한다.
예를 들어, 적절한 두께의 실리콘 질화물 하드 마스크(17)는, 게이트 전극 트렌치(51)의 측벽 및 바닥 벽에 게이트 유전체(7a)를 형성한 후 웨이퍼(40)의 보다 작은 섹션들을 나타내는 도 3b에 도시된 게이트 전극 트렌치(51)를 에칭하는 데 사용될 수 있다. 이는, 예를 들어, 실리콘 웨이퍼를 위한 열 산화법에 의해 달성될 수 있다.
전형적으로, 전계 유전체는 전계 전극 트렌치(50)의 벽에 형성된다. 전계 유전체 및 게이트 유전체(7a)를 형성하는 것은 하나 이상의 공통 프로세스들을 포함할 수 있다.
명확화를 위해, 전계 전극 트렌치(50), 보디층(2) 및 소스층(1)은 도 3a 이후의 도면에는 도시되지 않는다.
그 후, 도핑된 폴리실리콘과 같은 도전성 물질(9)은 게이트 전극 트렌치(51)(및 전계 전극 트렌치)의 잔여부분을 충전하도록 증착될 수 있다. 최종 구조체(100)는 도 3c에 도시된다.
그 후, 도전성 물질(9)은 가령, 정지 영역으로서 하드 마스크(17)를 사용하는 화학 기계 연마(CMP)에 의해 전면(101)으로부터 제거될 수 있다. 최종 구조체(100)가 도 4a에 도시된다.
그 후, 전계 전극 트렌치를 커버하는 마스크(18), 전형적으로는 레지스트 마스크가 전면(101) 상에 형성될 수 있다.
도 4b에 도시된 바와 같이, 마스크(18)는 위에서 볼 때 도전성 물질(9) 내에 배치된 개구부를 가지며, 그 개구부는 보다 전형적으로는 실질적으로 전면(101) 상에 돌출된 도전성 물질(9)에 대해 그 중심을 가진다.
전형적으로, 마스크(18)는 전력 트랜지스터를 제조할 때 복수의 개구부를 갖는다. 개구부는 위에서 볼 때 스트립 형상일 수 있다.
그 후, 도전성 영역(9)의 중심 부분은 마스크(18)를 사용한 에칭에 의해 제거될 수 있다. 최종 구조체(100)는 도 4c에 도시된다.
따라서, 중심 트렌치 또는 갭(52)에 의해 서로로부터 이격되어 분리된 두 개의 전극(9a, 9b)은 게이트 전극 트렌치(50) 내에 형성된다.
그 후, 마스크(18)는 제거되고 중심 트렌치(52)는 유전체 부분(7b)으로 충전될 수 있다. 최종 구조체(100)는 도 4d에 도시된다.
두 개의 전극(9a, 9b) 사이에 유전체 부분(7b)을 형성하는 것은 TEOS(테트라에틸 오쏘실리케이트) 등을 증착함으로써, 가령 LPCVD(저압 화학기상 증착) 및 추가의 CMP 프로세스에 의해 수행될 수 있다. CMP 프로세스의 경우 하드 마스크(17)가 정지 영역으로서 다시 사용될 수 있다.
도 4d는 제조될 반도체 트랜지스터의 전압 클래스와 관련하여 선택될 수 있는 수평 크기, w1, w2, w3를 또한 도시하고 있다.
가령, 게이트 전극 트렌치(50)의 수평 폭 w1는 대략 700 나노미터 내지 대략 900 나노미터의 범위 내, 가령 대략 800 나노미터일 수 있으며, 게이트 트렌치(51) 내의 전극(9a, 9b)의 수평 폭 w2는 대략 150 나노미터 내지 대략 250 나노미터의 범위 내, 가령 대략 200 나노미터일 수 있으며, 게이트 트렌치(51) 내의 전극(9a, 9b) 간의 수평 거리 w3는 대략 200 나노미터 내지 대략 800 나노미터의 범위 내, 가령 250V의 MOSFET(100)에 대해 대략 250 나노미터일 수 있다.
그 후, 추가적인 유전체층이 전면(101) 상에 증착될 수 있다.
그 후, 전계 전극 및 전극(9b)과 오믹 접촉 상태에 있는 전면 금속화층은 전면(101) 상에 형성될 수 있으며, 반도체 웨이퍼(40)와 오믹 접촉 상태에 있는 후면 금속화층은 전면 금속화층과 대향되게 형성될 수 있다. 따라서, 도 1b에 도시된 바와 같은 구조체(100)가 형성될 수 있다.
대안으로, 또는 추가로(즉, 웨이퍼(40)의 또다른 영역에서), 전면 금속화층은 전계 전극과 오믹 접촉 상태에 있게만 형성된다. 따라서, 도 1a에 도시된 구조체가 형성될 수 있다.
또한, 게이트 금속화층은 (전형적으로는 후면 금속화층을 형성하기 전에) 전면(101) 상에 형성될 수 있다.
전면(101) 및 후면 상에 금속화층을 형성하는 것은 알루미늄층 등을 증착하는 것을 포함할 수 있다. 또한, 전면(101) 상에 증착된 금속층은 분리된 소스 금속화층 및 게이트 금속화층을 형성하도록 구조화될 수 있다.
최종 프로세스에서, 웨이퍼(40)는 전형적으로는 스크라이브 라인(scribe lines)을 따라 소잉(sawing), 다이싱(dicing) 또는 커팅(cutting)에 의해 개개의 수직형 반도체 트랜지스터(100)로 분리(단편화)될 수 있다.
도 5a 내지 도 5d는 실시예에 따른 반도체 트랜지스터를 제조하는 추가의 방법의 단계들을 도시하고 있다.
도 3a 및 3b와 관련하여 위에서 설명한 프로세스들 이후, 게이트 전극 트렌치(51)를 도전성층(9)으로 부분적으로 충전하는 데 컨포멀 증착(conformal depositing)이 사용될 수 있다. 도 5a는 최종 구조체(100')의 수직 단면을 도시하고 있다.
그 후, 전면(101)으로부터 도전성층(9)을 제거하고 그리고 게이트 전극 트렌치(51) 내에 두 개의 분리된 전극(9a, 9b)을 형성하는 데 등방성 에칭이 사용될 수 있다. 최종 구조체(100')는 도 5b에 도시된다.
그 후, 유전체 부분(7b)은 두 개의 전극(9a, 9b) 상에 그리고 두 개의 전극(9a, 9b) 사이에 형성될 수 있다. 이는 TEOS 등을 증착하고 후속하는 CMP 프로세스를 사용함으로써 달성될 수 있다. 최종 구조체(100')는 도 5c에 도시된다.
사용된 프로세스 시퀀스로 인해, 도 5c의 게이트 전극 트렌치(51) 내의 전극(9a, 9b)은 또한 유전체 부분(7b)에 의해 커버된다.
따라서, 게이트 금속화층 및 소스 금속화층은 전극(9a, 9b)에 대해 적절한 접촉 트렌치를 형성한 후, 도 5c에 도시된 구조체(100') 상에 직접 형성될 수 있다.
도 5d는 후면 상에 후면 금속화층(11)을 형성한 후의 최종 구조체(100')를 도시하고 있다.
최종 프로세스에서, 웨이퍼(40)는 개개의 수직형 반도체 트랜지스터(100')로 분리(단편화)될 수 있다.
일 실시예에서, 제조된 반도체 트랜지스터는 전면을 갖는 반도체 보디를 포함한다. 전면 금속화층은 전면 상에 배치된다. 반도체 트랜지스터는 전면 금속화층으로부터 분리된 게이트 금속화층을 더 포함한다. 전면에 대해 수직인 수직 단면도에서, 반도체 트랜지스터는 두 개의 전계 전극 트렌치와 전면으로부터 반도체 보디 내로 연장되는 게이트 전극 트렌치를 더 포함한다. 두 개의 전계 전극 트렌치의 각각은 전면 금속화층과 접촉된 전계 전극과, 전계 전극과 반도체 보디 사이에 배치된 전계 유전체를 포함한다. 게이트 전극 트렌치는 수직 단면에서 두 개의 전계 전극 트렌치 간에 배치되며, 그리고 위에서 볼 때 반도체 보디로부터 분리되고 그리고 서로로부터 분리되는 제1 전극 및 제2 전극을 포함한다. 제1 전극은 게이트 금속화층과 접촉 상태에 있다. 제2 전극은 전면 금속화층과 접촉 상태에 있다.
제조된 수직형 반도체 트랜지스터는 드라이버 회로에 사용될 수 있다.
일 실시예에 따르면, 드라이버 회로, 가령 브릿지 회로는 전면을 갖는 반도체 보디와 전면 상에 배치된 부하 금속화층을 구비한 반도체 전계 효과 트랜지스터를 포함한다. 전계 전극 트렌치는 전면으로부터 반도체 보디 내로 연장되며, 그리고 부하 금속화층과 오믹 접촉 상태에 있는 전계 전극과, 전계 전극과 반도체 보디 사이에 배치된 전계 유전체를 포함한다. 게이트 전극 트렌치는 전면으로부터 반도체 보디 내로 연장되며, 그리고 위에서 볼 때 전계 전극 트렌치, 전형적으로는 복수의 전계 전극 트렌치를 둘러싼다. 게이트 전극 트렌치는, 적어도 전면에 대해 수직인 수직 단면에서, 유전체 구조체에 의해 반도체 보디와 서로로부터 분리된 두 개의 전극을 포함한다. 두 개의 전극 중 많아야 하나의 전극은 부하 금속화층과 오믹 접촉 상태에 있게 된다.
반도체 전계 효과 트랜지스터는 전형적으로는 전력 디바이스이며 및/또는 드라이버 회로의 하위측 스위치를 형성할 수 있다.
본 발명의 다양한 실시예가 개시되었지만, 본 발명의 사상과 범위 내에서 본 발명의 일부 이점을 달성할 다양한 변형 및 수정이 행해질 수 있다는 것이 당업자에게는 분명할 것이다. 동일한 기능을 수행하는 다른 컴포넌트들이 적절히 대체될 수 있다는 것이 당업자에게는 자명할 것이다. 특정 도면에 대해 설명된 특징들은 명시적으로 언급되지 않은 경우에 있어서도 다른 도면의 특징들과 조합될 수 있다는 것이다. 본 발명의 개념에 대한 이러한 변형은 첨부된 특허청구범위에 의해 포괄되는 것으로 의도된다.
하나의 구성 요소의 위치를 제2 구성요소에 대해 설명하기 위한 설명의 용이성을 위해 "아래", "낮은", "위", "상부" 등과 같은 공간 관련 용어가 사용된다. 이러한 용어는 도면에 도시된 것과 상이한 방향에 부가하여 디바이스의 상이한 방향을 포괄하는 것으로 의도된다. 또한, 다양한 구성요소, 영역, 섹션 등을 기술하는 데 "제1", "제2" 등과 같은 용어가 사용되기도 하고 이는 또한 제한적인 의미로 의도되는 것은 아니다. 본원 명세서에 걸쳐 유사한 용어는 유사한 구성 요소를 나타낸다.
본 명세서에 사용되는 용어 "갖는", "함유하는", "구비하는", "포함하는" 등은 언급된 구성 요소 또는 특징의 존재를 나타내지만 추가의 구성 요소 또는 특징을 배제하지 않는 개방형 용어이다. 문맥상 달리 명확히 나타내지 않는한 단수의 개념으로 표현된 것은 복수의 개념도 포함하는 것으로 의도된다.
전술한 범위의 변형 및 애플리케이션을 염두할 때, 본 발명은 전술한 상세한 설명에 의해 제한되는 것이 아닐 뿐만 아니라 첨부된 도면에 의해서도 제한되지 않는다는 것을 이해해야 한다. 대신에, 본 발명은 오직 첨부되는 청구범위 및 그 등가물에 의해서만 제한된다.

Claims (21)

  1. 반도체 전계 효과 트랜지스터(100, 200)로서,
    전면(101)을 갖는 반도체 보디(40)와,
    상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되며, 전계 전극(8)과 상기 전계 전극(8)과 상기 반도체 보디(40) 사이에 배치된 전계 유전체(6)를 포함한 전계 전극 트렌치(50)와,
    상기 전계 전극 트렌치(50) 옆에 배치되며, 상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되며, 상기 반도체 보디(40)로부터 분리되고 그리고 서로로부터 분리되는 두 개의 전극(9a, 9b)을 포함한 게이트 전극 트렌치(51)와,
    상기 전면(101) 상에 배치되며, 상기 두 개의 전극(9a, 9b) 중 많아야 하나와 상기 전계 전극(8)과 접촉 상태에 있는 전면 금속화층(10)을 포함하는
    반도체 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 전면(101) 상에 배치되며 상기 두 개의 전극(9a, 9b) 중 적어도 하나와 접촉 상태에 있는 게이트 금속화층(G)을 더 포함하는
    반도체 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 전극 트렌치(51)의 수직 확장부가 상기 전면(101)에 대해 수직인 방향에서 상기 전계 전극 트렌치(50)의 수직 확장부보다 낮은 것, 상기 두 개의 전극(9a, 9b)이 위에서 볼 때 서로로부터 이격되어 분리되는 것, 및/또는 상기 두 개의 전극(9a, 9b) 중 하나가 상기 전면(101)에 대해 평행한 방향에서 상기 두 개의 전극(9a, 9b) 중 나머지 전극과 상기 전계 전극(8) 사이에 배치되는 것인
    반도체 전계 효과 트랜지스터.
  4. 제1항 또는 제2항에 있어서,
    상기 전계 전극 트렌치(50)는 상기 전면(101)에 대해 평행한 제1 단면에서 제1 영역을 포함하며, 상기 전계 전극 트렌치(50)는 상기 전면(101)에 대해 수직인 제2 단면에서 상기 제1 영역보다 큰 제2 영역을 포함하는
    반도체 전계 효과 트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체 보디(40)는 두 개의 pn 접합부(14, 15)를 포함하고, 상기 게이트 전극 트렌치(51)는 상기 두 개의 pn 접합부(14, 15)를 가로 질러 연장되고, 상기 두 개의 pn 접합부(14, 15)의 각각은 상기 게이트 전극 트렌치(51)과 상기 전계 전극 트렌치(50) 사이에서 연장되고, 상기 반도체 전계 효과 트랜지스터는 MOSFET로서 구현되는
    반도체 전계 효과 트랜지스터.
  6. 제1항 또는 제2항에 있어서,
    상기 게이트 전극 트렌치(51)는 위에서 볼 때 상기 전계 전극 트렌치(50)를 둘러싸는
    반도체 전계 효과 트랜지스터.
  7. 제1항 또는 제2항에 있어서,
    상기 반도체 전계 효과 트랜지스터는 두 개의 게이트 전극 트렌치(51)를 포함하며, 상기 전계 전극 트렌치(50)는 상기 전면(101)에 대해 수직인 단면에서, 상기 두 개의 게이트 전극 트렌치(51) 사이에 배치되는
    반도체 전계 효과 트랜지스터.
  8. 제1항 또는 제2항에 있어서,
    상기 반도체 전계 효과 트랜지스터는 두 개의 전계 전극 트렌치(50)를 포함하며, 상기 게이트 전극 트렌치(51)는 상기 전면(101)에 대해 수직인 단면에서, 상기 두 개의 전계 전극 트렌치(50) 사이에 배치되는
    반도체 전계 효과 트랜지스터.
  9. 반도체 트랜지스터(100, 200)로서,
    전면(101)을 갖는 반도체 보디(40)와,
    상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되며, 연속적인 유전체 구조체(7)에 의해 상기 반도체 보디(40)로부터 그리고 서로로부터 분리되는 제1 전극(9a) 및 제2 전극(9b)를 포함한 제1 전극 쌍(9a, 9b)과,
    상기 반도체 보디(40) 내로 연장되며, 전계 유전체(6)에 의해 상기 반도체 보디(40)로부터 분리되며, 상기 전면(101)에 대해 수직인 수직 방향에서 상기 제1 전극(9a)과 상기 제2 전극(9b)의 각각보다 큰 확장부를 갖는 제1 전계 전극(8)을 포함하는
    반도체 트랜지스터.
  10. 제9항에 있어서,
    상기 제1 전계 전극(8)은 위에서 볼 때 상기 제1 전극(9a)과 상기 제2 전극(9b) 중 적어도 하나에 의해 둘러싸이는
    반도체 트랜지스터.
  11. 제9항 또는 제10항에 있어서,
    상기 반도체 트랜지스터는, 상기 전면(101) 상에 배치되며 상기 제1 전계 전극(8)과 접촉 상태에 있는 전면 금속화층(10)을 더 포함하는
    반도체 트랜지스터.
  12. 제9항 또는 제10항에 있어서,
    상기 반도체 트랜지스터는, 상기 반도체 보디(40)의 후면(102) 상에 배치되는 후면 금속화층(11)과, 상기 전면(101) 상에 배치되며 상기 제1 전극 쌍(9a, 9b)의 상기 제1 전극(9a)과 상기 제2 전극(9b) 중 적어도 하나와 접촉 상태에 있는 게이트 금속화층(G) 중 적어도 하나를 더 포함하는
    반도체 트랜지스터.
  13. 제11항에 있어서,
    상기 반도체 트랜지스터는, 제1 전극(9a) 및 제2 전극(9b)을 포함한 제2 전극 쌍(9a, 9b)과 제2 전계 전극(8) 중 적어도 하나를 더 포함하며,
    상기 제1 전극 쌍(9a, 9b)이, 상기 전면(101)에 대해 수직인 수직 단면에서, 상기 제1 전계 전극(8)과 상기 제2 전계 전극(8) 사이에 배치되는 것, 상기 제2 전계 전극(8)이 상기 전면 금속화층(10)과 접촉 상태에 있는 것, 및/또는 상기 제2 전계 전극(8)이 상기 수직 단면에서, 상기 제1 전극 쌍(9a, 9b)과 상기 제2 전극 쌍(9a, 9b) 사이에 배치되는 것인
    반도체 트랜지스터.
  14. 제13항에 있어서,
    상기 반도체 트랜지스터는, 상기 전면(101) 상에 배치되며 상기 제1 전극 쌍(9a, 9b)의 상기 제1 전극(9a)과 상기 제2 전극(9b) 중 적어도 하나와 접촉 상태에 있는 게이트 금속화층(G)을 더 포함하며,
    상기 제2 전극 쌍(9a, 9b)의 상기 제1 전극(9a)과 상기 제2 전극(9b) 중 적어도 하나는 상기 게이트 금속화층(G)과 접촉 상태에 있는
    반도체 트랜지스터.
  15. 반도체 트랜지스터를 제조하는 방법으로서,
    전면(101)을 갖는 반도체 웨이퍼(40)를 제공하는 단계와,
    전계 전극 트렌치(50)가 게이트 전극 트렌치(51)보다 상기 반도체 웨이퍼(40) 내로 더 깊게 연장되도록 상기 전면(101)으로부터 상기 게이트 전극 트렌치(51) 및 상기 전계 전극 트렌치(50)를 형성하는 단계와,
    두 개의 전극(9a, 9b)이 상기 반도체 웨이퍼(40)로부터 그리고 서로로부터 분리되도록 상기 두 개의 전극(9a, 9b)을 상기 게이트 전극 트렌치(51) 내에 형성하는 단계와,
    전계 유전체(6)가 전계 전극(8)을 상기 반도체 웨이퍼(40)로부터 분리시키도록 상기 전계 유전체(6) 및 상기 전계 전극(8)을 상기 전계 전극 트렌치(50) 내에 형성하는 단계를 포함하는
    반도체 트랜지스터 제조 방법.
  16. 제15항에 있어서,
    상기 두 개의 전극(9a, 9b) 중 많아야 하나와 상기 전계 전극(8)에 접촉 상태에 있는 전면 금속화층(10)을 형성하는 단계와,
    상기 두 개의 전극(9a, 9b) 중 적어도 하나와 접촉 상태에 있는 게이트 금속화층(G)을 형성하는 단계와,
    상기 전면 금속화층(10)과 대향되는 후면 금속화층(11)을 형성하는 단계
    중 적어도 하나를 더 포함하는
    반도체 트랜지스터 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 두 개의 전극(9a, 9b)을 형성하는 단계는,
    상기 게이트 전극 트렌치(51)의 측벽 및 바닥벽에 유전체를 형성하는 단계와,
    상기 게이트 전극 트렌치(51)를 도전성 영역(9)으로 적어도 부분적으로 충전하는 단계와,
    도전성 영역(9)의 중심 부분을 제거하는 단계
    중 적어도 하나를 포함하는
    반도체 트랜지스터 제조 방법.
  18. 제15항 또는 제16항에 있어서,
    상기 두 개의 전극(9a, 9b) 간의 갭을 유전체 영역으로 충전하는 단계를 더 포함하는
    반도체 트랜지스터 제조 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 게이트 전극 트렌치(51)가 위에서 볼 때 상기 게이트 전극 트렌치(51)의 제각기의 부분에 의해 둘러싸이는 복수의 전계 전극 트렌치(50)를 둘러싸도록, 상기 게이트 전극 트렌치(51) 및 상기 전계 전극 트렌치(50)를 형성하는 단계가 수행되는
    반도체 트랜지스터 제조 방법.
  20. 제17항에 있어서,
    상기 도전성 영역(9)의 중심 부분을 제거하는 단계는,
    위에서 볼 때 상기 게이트 전극 트렌치(51) 내에 완전히 배치된 적어도 하나의 스트립 형상의 개구부를 갖는 마스크(18)를 상기 전면(101) 상에 형성하는 단계와,
    상기 마스크(18)를 사용하여 에칭하는 단계 중 적어도 하나를 포함하는
    반도체 트랜지스터 제조 방법.
  21. 반도체 트랜지스터(100, 200)로서,
    전면(101)을 갖는 반도체 보디(40)와,
    상기 전면(101) 상에 배치되는 전면 금속화층(10)과,
    상기 전면 금속화층(10)으로부터 분리되는 게이트 금속화층(G)을 포함하되,
    상기 반도체 트랜지스터는 상기 전면에 대해 수직인 수직 단면에서,
    상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되는 두 개의 전계 전극 트렌치(50)―상기 두 개의 전계 전극 트렌치(50)의 각각은 상기 전면 금속화층(10)과 접촉 상태에 있는 전계 전극(8)과 상기 전계 전극(8)과 상기 반도체 보디(40) 사이에 배치된 전계 유전체(6)를 포함함―와,
    상기 전면(101)으로부터 상기 반도체 보디(40) 내로 연장되며, 상기 두 개의 전계 전극 트렌치(50) 사이에 배치되며, 상기 반도체 보디(40)로부터 그리고 서로로부터 분리되며 위에서 볼 때 중첩하지 않는 제1 전극(9a) 및 제2 전극(9b)을 포함하는 게이트 전극 트렌치(51)―상기 제1 전극(9a)은 상기 게이트 금속화층(G)과 접촉 상태에 있으며, 상기 제2 전극(9b)은 상기 전면 금속화층(10)과 접촉 상태에 있음―를 더 포함하는
    반도체 트랜지스터.
KR1020170031801A 2016-03-15 2017-03-14 반도체 트랜지스터 및 그 제조 방법 Active KR102088181B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016104757.0A DE102016104757B4 (de) 2016-03-15 2016-03-15 Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102016104757.0 2016-03-15

Publications (2)

Publication Number Publication Date
KR20170107396A KR20170107396A (ko) 2017-09-25
KR102088181B1 true KR102088181B1 (ko) 2020-03-13

Family

ID=59751635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170031801A Active KR102088181B1 (ko) 2016-03-15 2017-03-14 반도체 트랜지스터 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10573731B2 (ko)
KR (1) KR102088181B1 (ko)
DE (1) DE102016104757B4 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016108934B4 (de) * 2016-05-13 2021-12-09 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
US10529845B2 (en) * 2018-03-09 2020-01-07 Infineon Technologies Austria Ag Semiconductor device
US10600879B2 (en) * 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
CN116632052B (zh) * 2023-06-01 2024-02-09 上海林众电子科技有限公司 一种沟槽栅igbt器件及其制备方法
CN118263131B (zh) * 2024-05-30 2024-08-09 江西萨瑞微电子技术有限公司 一种mos晶体管制备方法及mos晶体管

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020175351A1 (en) * 2001-04-11 2002-11-28 Baliga Bantval Jayant Power semiconductor devices having retrograded-doped transition regions that enhance breakdown voltage characteristics and methods of forming same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US8274109B2 (en) * 2007-12-26 2012-09-25 Infineon Technologies Ag Semiconductor device with dynamical avalanche breakdown characteristics and method for manufacturing a semiconductor device
JP2012204590A (ja) 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
DE102014112379B4 (de) * 2014-08-28 2025-07-17 Infineon Technologies Austria Ag Halbleitervorrichtung, elektronische anordnung und verfahren zum herstellen einer halbleitervorrichtung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020175351A1 (en) * 2001-04-11 2002-11-28 Baliga Bantval Jayant Power semiconductor devices having retrograded-doped transition regions that enhance breakdown voltage characteristics and methods of forming same

Also Published As

Publication number Publication date
US20170271491A1 (en) 2017-09-21
KR20170107396A (ko) 2017-09-25
DE102016104757A1 (de) 2017-09-21
US10573731B2 (en) 2020-02-25
DE102016104757B4 (de) 2021-12-02

Similar Documents

Publication Publication Date Title
US9209242B2 (en) Semiconductor device with an edge termination structure having a closed vertical trench
US8907408B2 (en) Stress-reduced field-effect semiconductor device and method for forming therefor
US10381475B2 (en) Semiconductor device comprising a transistor cell including a source contact in a trench, method for manufacturing the semiconductor device and integrated circuit
US9147763B2 (en) Charge-compensation semiconductor device
KR102088181B1 (ko) 반도체 트랜지스터 및 그 제조 방법
US9449968B2 (en) Method for manufacturing a semiconductor device and a semiconductor device
US9082746B2 (en) Method for forming self-aligned trench contacts of semiconductor components and a semiconductor component
US9412827B2 (en) Vertical semiconductor device having semiconductor mesas with side walls and a PN-junction extending between the side walls
US9324817B2 (en) Method for forming a transistor device having a field electrode
US10374032B2 (en) Field-effect semiconductor device having N and P-doped pillar regions
US9847387B2 (en) Field effect semiconductor component and method for producing it
US8686505B2 (en) Lateral semiconductor device and manufacturing method therefor
US9923064B2 (en) Vertical semiconductor device
US9525058B2 (en) Integrated circuit and method of manufacturing an integrated circuit
US20170154965A1 (en) Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20170314

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20170314

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20180220

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20180725

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20180220

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20180824

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20180725

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20190829

Appeal identifier: 2018101003553

Request date: 20180824

J301 Trial decision

Free format text: TRIAL NUMBER: 2018101003553; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20180824

Effective date: 20190829

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20190829

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20180824

Decision date: 20190829

Appeal identifier: 2018101003553

PS0901 Examination by remand of revocation
S901 Examination by remand of revocation
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190906

Patent event code: PE09021S01D

GRNO Decision to grant (after opposition)
PS0701 Decision of registration after remand of revocation

Patent event date: 20191206

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20190902

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200306

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200309

End annual number: 3

Start annual number: 1

PG1601 Publication of registration