[go: up one dir, main page]

CN113299740A - 外延片、Trench Mos晶体管及其制造方法 - Google Patents

外延片、Trench Mos晶体管及其制造方法 Download PDF

Info

Publication number
CN113299740A
CN113299740A CN202110723925.9A CN202110723925A CN113299740A CN 113299740 A CN113299740 A CN 113299740A CN 202110723925 A CN202110723925 A CN 202110723925A CN 113299740 A CN113299740 A CN 113299740A
Authority
CN
China
Prior art keywords
epitaxial layer
epitaxial
resistivity
wafer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110723925.9A
Other languages
English (en)
Inventor
李青春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Quan Li Semiconductor Co ltd
Original Assignee
Shenzhen Quan Li Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Quan Li Semiconductor Co ltd filed Critical Shenzhen Quan Li Semiconductor Co ltd
Priority to CN202110723925.9A priority Critical patent/CN113299740A/zh
Publication of CN113299740A publication Critical patent/CN113299740A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions

Landscapes

  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种外延片和Trench Mos晶体管，属于晶体管技术领域，其中，外延片包括外延层，外延层包括第一外延层和第二外延层，第一外延层位于第二外延层的上表面，且第一外延层的电阻率小于第二外延层的电阻率；及衬底，衬底位于第二外延层下表面，用于承载第二外延层。本发明创造性的将外延片的外延层一分为二，通过降低第一外延层的电阻率，降低导通电阻，同时，其静态参数反压无变化，动态Di/Dt电流冲击能力明显提高，提高了Trench Mos晶体管的可靠性。

Description

外延片、Trench Mos晶体管及其制造方法
技术领域
本发明涉及晶体管技术领域，特别涉及一种外延片、Trench Mos晶体管及其制造方法。
背景技术
Trench MOS是在VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)的基础上发展起来的，和VDMOS相比，Trench MOS具有更低的导通电阻和栅漏电荷密度，因此具有更低的导通和开关损耗和更快的开关速度。
对于Trench MOS，需要其导通电阻尽可能小，现有主要通过减小沟道电阻的方式来减小Trench MOS的导通电阻，具体地，通过减小body结深以减小沟道长度，而减小沟道长度会使得body结深变浅，从而影响器件的反向漏电性能，反向漏电变大则会增加器件的关断损耗，因此会影响器件的可靠性。
因此，当前亟需一种更为合理的Trench MOS器件结构，以确保器件的可靠性。
实用新型内容
本发明的主要目的是提供一种外延片及Trench Mos晶体管，旨在解决减小导通电阻的同时，确保Trench Mos晶体管可靠。
为实现上述目的，本发明提出的一种外延片，包括：
外延层，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层的上表面，且所述第一外延层的电阻率小于所述第二外延层的电阻率；及
衬底，所述衬底位于所述第二外延层下表面，用于承载所述第二外延层。
优选地所述第一外延层包括多晶栅，所述第一外延层的厚度等于多晶栅的垂直深度。
优选地，所述多晶栅的垂直深度等于1um。
优选地，所述第一外延层的厚度等于1um。
优选地，所述第一外延层的电阻率为所述第二外延层的电阻率的65％-85％。
为实现上述目的，本发明还提出一种Trench Mos晶体管，包括任意如上所述外延片。
为实现上述目的，本发明还提出一种外延片制造方法，包括以下步骤：
获取重掺杂硅单晶衬底片，并对所述重掺杂硅单晶衬底片的一面进行预处理，以得到承载平整面；
在所述承载平整面淀积第二外延层，并在所述第二外延层淀积第一外延层，所述第一外延层的电阻率小于所述第二外延层的电阻率。
优选地，所述对所述重掺杂硅单晶衬底片的一面进行预处理，以得到承载平整面的步骤包括：
对所述重掺杂硅单晶衬底片的一面进行抛光、清洗，并去除水分，以得到承载平整面。
优选地，所述在所述承载平整面淀积第二外延层，并在所述第二外延层淀积第一外延层，所述第一外延层的电阻率小于所述第二外延层的电阻率的步骤包括：
以第一预设温度和第一预设时间，在所述承载平整面淀积预设厚度的第二外延层；
以第二预设温度和第二预设时间，在所述第二外延层淀积1um厚度的第一外延层，所述第一外延层的电阻率为所述第二外延层的电阻率的65％-85％。
本发明的一个方案技术，外延片包括外延层，外延层包括第一外延层和第二外延层，第一外延层位于第二外延层的上表面，且第一外延层的电阻率小于第二外延层的电阻率；及衬底，衬底位于第二外延层下表面，用于承载第二外延层。与现有技术相比，本发明创造性的将外延片的外延层一分为二，通过降低第一外延层的电阻率，降低导通电阻，同时，其静态参数反压无变化，动态Di/Dt电流冲击能力明显提高，提高了Trench Mos晶体管的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明一实施例中，常规外延片的外延层和衬底示意图；
图2为本发明一实施例中，常规低压Trench Mos剖面结构示意图；
图3为本发明一实施例中，优化后的外延片的外延层和衬底示意图；
图4为本发明一实施例中，外延片制造方法的流程示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种外延片。
常规Trench Mos(沟槽金属氧化物半导体)外延片是依据器件的参数要求，通过器件设计上来实现相应的技术指标的，主要的参数要求是反压BVdss、导通Rdon等，这两项参数数值依赖于外延片的规格参数，例如外延片的外延层电阻率和厚度，而外延层电阻率和厚度又与器件的静态与动态参数有密切相关性，外延层电阻率与厚度的良好折中性可以有效的改善器件动静态参数，而普通的低压Trench Mos外延片，其外延层只是一层一定厚度和电阻率的低掺杂外延区，能够实现常规的参数功能，而不能优化器件的参数效果，该简单结构的外延片加工出来的Trench Mos器件已逐步不能满足终端客户的特殊使用要求，具体的就是在保障反压不变的情况下降低导通电阻，优化DI/DT的动态电流冲击能力，增加器件的应用可靠性，因此，如何优化外延片的外延层结构已是器件制造厂家的共同意愿。
本实施例中，如图1所示，常规外延片主要分为两部分，其一为重掺杂区N++衬底区域，也即N++sub衬底，其二为轻掺杂N-外延层，外延层是通过专用外延设备在衬底上淀积一定厚度和掺杂浓度(一定的电阻率)的外延层，以供后续前道制造厂家加工器件结构所用。
如图2所示，常规Trench Mos结构上有明显的特征，即多晶栅由水平改为竖立且内置于器件结构的表面到外延层内1um的深度上，也即掺杂多晶垂直栅和原胞G极，该1um的垂直栅周围是P-body结，当Trench Mos器件工艺完成后，该外延层表面至内部1um处有如上所述的P-body结和Trench沟槽结构，理论上该外延层表面至内1um处的外延层电阻率的高低不会影响器件的反压，但会对器件的导通电阻有影响，当该1um尺寸内的外延层电阻率高时，导通电阻会略高，当该1um尺寸的外延层电阻率低时，导通电阻会略低，器件的DI/DT能力会更强，这正是改善Trench Mos器件的关键。
在具体实施过程中，常规Trench Mos外延材料导通电阻主要分四个方面：
1.0、正背面的金属与重掺杂半导体的欧姆接触，该接触电阻跟导线一致，可忽略不计；
2.0、电压场控的垂直栅两侧的沟道电阻，约占整个导通电阻的40％；
3.0、垂直栅结构下与衬底上的外延层漂移区，为导通电阻的另一主要分量，是保障电压的关键；
4.0、衬底电上电阻率十分低，和导线相仿，电阻分量可忽略不计。
从上述四个方面来看，外延片材料中1.0、4.0的分量很小，可忽略不计，唯有2.0、3.0项可有改进的空间，但3.0项为保障反压的关键参数规格，暂时没有更进一步的改善余量，从实践上来看，降低该区域的电阻率会影响反压值，除此之外只有2.0项能够尝试降低该区域的电阻率，相当于降低了场控电流沟道的电阻分量，能够降低整体上器件的导通电阻值，本发明就是创造性的在材料上做了优化。
具体的，参照图3：
在本实施例中，外延片包括外延层和衬底，其中，外延层包括第一外延层(N-外延层2)和第二外延层(N-外延层1)，第一外延层位于第二外延层的上表面，且第一外延层的电阻率小于第二外延层的电阻率；而衬底为N++sub衬底，其位于第二外延层下表面，用于承载第二外延层。
需要说明的是，衬底主要是起支撑和改善外延层特性的作用。外延层生长在衬底上，衬底材料性质和衬底表面形状对外延层的特性有很大的影响，要求衬底表面有超高平整度。
在一实施例中，第一外延层还包括多晶栅，第一外延层的厚度等于多晶栅的垂直深度。
在一实施例中，多晶栅的垂直深度为1um。
在一实施例中，第一外延层的厚度为1um。
在一实施例中，第一外延层的电阻率为第二外延层的电阻率的65％-85％，在具体实施时，优选为65％。
也即，在具体实施时，外延片的外延层分为两部分，第二外延层，也即外延层1为常规电阻率层，第一外延层，也即外延层2为降低电阻率后的表面1um深外延层。
因此，在设计时，底层外延层，也即第二外延层厚度为常规厚度减去1um，顶层沟道层，也即第一外延层厚度为1um。
该双层外延低压Trench Mos材料的优点是反压值不变化，静态导通电阻参数降低，动态Di/Dt电流冲击能力明显提升，该材料的设计思想符合低压Trench Mos关于小于等于100V以下所有材料的加工工艺要求
在具体实施时，将外延材料表面上到体内1um的电阻率降低至原65％-85％之间时，也即将第一外延层的电阻率降低为第二外延层的电阻率65％-85％之间时，Trench Mos器件导通电阻下降2％-5％，特别是65％时，导通电阻下降最大，且Di/Dt电流冲击能力明显改善，器件的动态应用可靠性明显提升。
本发明还提出一种Trench Mos晶体管，该Trench Mos晶体管包括外延片，该外延片的具体结构参照上述实施例，由于Trench Mos晶体管采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
此外，本发明还提出一种外延片的制造方法，用于制造上述实施例中的外延片，参照图4，具体包括：
步骤S10，获取重掺杂硅单晶衬底片，并对所述重掺杂硅单晶衬底片的一面进行预处理，以得到承载平整面；
在一实施例中，选择重掺杂硅单晶衬底片作为Trench Mos晶体管的基底材料，在重掺杂硅单晶衬底片的一面，如正面，进行预处理，从而得到一个相对平整的承载平整面，用于承载后续工艺的第二外延层。
具体的，步骤S10包括：
对所述重掺杂硅单晶衬底片的一面进行抛光、清洗，并去除水分，以得到承载平整面。
也即，在一实施例中，预处理过程为抛光清洗过程，将重掺杂硅单晶衬底片的一面抛光成一个平整面，再清洗洗去抛光面杂质，再去除水分，从而得到承载平整面。
步骤S20，在所述承载平整面淀积第二外延层，并在所述第二外延层淀积第一外延层，所述第一外延层的电阻率小于所述第二外延层的电阻率。
接着，通过半导体专用设备外延炉，在重掺杂硅单晶衬底片的抛光面，也即承载平整面，淀积第一层高阻外延层，也即第二外延层；再通过半导体专用设备外延炉，继续在第二外延层上淀积第二层高阻外延层，也即第一外延层；其中，第一外延层的电阻率小于第二外延层的电阻率。
具体的，步骤S20包括：
以第一预设温度和第一预设时间，在所述承载平整面淀积预设厚度的第二外延层；
在一实施例中，外延片的外延层的厚度与常规Trench MOS晶体管外延层持平，如常规Trench MOS晶体管外延层厚度为3um，则本实施例外延片的外延层也为3um(第一外延层+第二外延层)，也即本实施例的外延层厚度等于常规Trench MOS晶体管外延层厚度，厚度上不做具体限定，若目前市面上通行的Trench MOS晶体管外延层厚度为3um，则本实施例外延片的外延层厚度也为3um，若目前市面上通行的Trench MOS晶体管外延层厚度为4um，则本实施例外延片的外延层厚度也为4um等，可做灵活处理。而第二外延层的厚度为预设厚度减1um。而在淀积过程中，温度的选取和时间的确定同样根据第二外延层的厚度决定，在具体实施时，可事先建立温度、时间——厚度关联表，从而根据第二外延层的厚度确定淀积时的温度和时间。
以第二预设温度和第二预设时间，在所述第二外延层淀积1um厚度的第一外延层，所述第一外延层的电阻率为所述第二外延层的电阻率的65％-85％
在一实施例中，第一外延层的厚度为1um，第二预设温度和第二预设时间由于不是本发明的保护目的，在此不做具体限定，且第一外延层的电阻率为所述第二外延层的电阻率的65％-85％。
完成以上两层单晶外延层淀积后双外延层的外延片已完成了制造。
也即，本实施例的低压Trench MOS外延材料一分为二，底层外延层(第二外延层)厚度为常规厚度减去1um，顶层沟道层(第一外延层)厚度为1um；
低压Trench MOS外延材料一分为二，底层外延层(第二外延层)电阻率不变，为常规电阻率，顶层沟道层(第一外延层)电阻率为原常规电阻率的65％-85％。
以此制造出来的低压Trench MOS器件反压值不变化，静态导通电阻参数降低，动态Di/Dt电流冲击能力明显提升。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (9)

1.一种外延片，其特征在于，包括：
外延层，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层的上表面，且所述第一外延层的电阻率小于所述第二外延层的电阻率；及
衬底，所述衬底位于所述第二外延层下表面，用于承载所述第二外延层。
2.如权利要求1所述的外延片，其特征在于，所述第一外延层包括多晶栅，所述第一外延层的厚度等于多晶栅的垂直深度。
3.如权利要求2所述的外延片，其特征在于，所述多晶栅的垂直深度等于1um。
4.如权利要求1所述的外延片，其特征在于，所述第一外延层的厚度等于1um。
5.如权利要求1所述的外延片，其特征在于，所述第一外延层的电阻率为所述第二外延层的电阻率的65％-85％。
6.一种Trench Mos晶体管，其特征在于，所述Trench Mos晶体管包括如权利要求1至4任一项所述外延片。
7.一种外延片制造方法，其特征在于，所述外延片制造方法包括以下步骤：
获取重掺杂硅单晶衬底片，并对所述重掺杂硅单晶衬底片的一面进行预处理，以得到承载平整面；
在所述承载平整面淀积第二外延层，并在所述第二外延层淀积第一外延层，所述第一外延层的电阻率小于所述第二外延层的电阻率。
8.如权利要求7所述的外延片制造方法，其特征在于，所述对所述重掺杂硅单晶衬底片的一面进行预处理，以得到承载平整面的步骤包括：
对所述重掺杂硅单晶衬底片的一面进行抛光、清洗，并去除水分，以得到承载平整面。
9.如权利要求7所述的外延片制造方法，其特征在于，所述在所述承载平整面淀积第二外延层，并在所述第二外延层淀积第一外延层，所述第一外延层的电阻率小于所述第二外延层的电阻率的步骤包括：
以第一预设温度和第一预设时间，在所述承载平整面淀积预设厚度的第二外延层；
以第二预设温度和第二预设时间，在所述第二外延层淀积1um厚度的第一外延层，所述第一外延层的电阻率为所述第二外延层的电阻率的65％-85％。
CN202110723925.9A 2021-06-29 2021-06-29 外延片、Trench Mos晶体管及其制造方法 Pending CN113299740A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110723925.9A CN113299740A (zh) 2021-06-29 2021-06-29 外延片、Trench Mos晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110723925.9A CN113299740A (zh) 2021-06-29 2021-06-29 外延片、Trench Mos晶体管及其制造方法

Publications (1)

Publication Number Publication Date
CN113299740A true CN113299740A (zh) 2021-08-24

Family

ID=77329895

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110723925.9A Pending CN113299740A (zh) 2021-06-29 2021-06-29 外延片、Trench Mos晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN113299740A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206395A1 (en) * 2008-02-20 2009-08-20 Force-Mos Technology Corporation Trench mosfet with double epitaxial structure
CN104282765A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mos器件及其制造方法
CN105633172A (zh) * 2014-10-31 2016-06-01 中航（重庆）微电子有限公司 肖特基势垒二极管及其制备方法
US20170256638A1 (en) * 2016-03-03 2017-09-07 Gan Systems Inc. GaN-on-Si SEMICONDUCTOR DEVICE STRUCTURES FOR HIGH CURRENT/ HIGH VOLTAGE LATERAL GaN TRANSISTORS AND METHODS OF FABRICATION THEREOF
CN109979987A (zh) * 2017-12-28 2019-07-05 深圳尚阳通科技有限公司 一种屏蔽栅功率器件及制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206395A1 (en) * 2008-02-20 2009-08-20 Force-Mos Technology Corporation Trench mosfet with double epitaxial structure
CN105633172A (zh) * 2014-10-31 2016-06-01 中航（重庆）微电子有限公司 肖特基势垒二极管及其制备方法
CN104282765A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mos器件及其制造方法
US20170256638A1 (en) * 2016-03-03 2017-09-07 Gan Systems Inc. GaN-on-Si SEMICONDUCTOR DEVICE STRUCTURES FOR HIGH CURRENT/ HIGH VOLTAGE LATERAL GaN TRANSISTORS AND METHODS OF FABRICATION THEREOF
CN109979987A (zh) * 2017-12-28 2019-07-05 深圳尚阳通科技有限公司 一种屏蔽栅功率器件及制造方法

Similar Documents

Publication Publication Date Title
CN101976683B (zh) 一种绝缘栅双极型晶体管及其制造方法
US5349224A (en) Integrable MOS and IGBT devices having trench gate structure
CN1227722C (zh) 制造沟槽栅dmos晶体管的方法
CN103579353B (zh) 一种具有p型辅助埋层的半超结vdmos
CN109037071A (zh) 一种屏蔽栅功率器件的制备方法
CN216980573U (zh) 一种半导体场效应管及电子设备
US20060194400A1 (en) Method for fabricating a semiconductor device
CN104409334B (zh) 一种超结器件的制备方法
CN113594255A (zh) 沟槽型mosfet器件及其制备方法
CN113299740A (zh) 外延片、Trench Mos晶体管及其制造方法
CN113224135A (zh) 一种高雪崩耐量的屏蔽栅mosfet器件及其制作方法
CN113193039A (zh) 沟槽型igbt原胞结构制作方法和沟槽型igbt原胞结构
CN111244177A (zh) 一种沟槽型mos器件的结构、制作工艺以及电子装置
CN112466955B (zh) 一种具有体内导电沟道的薄层soi-ldmos器件
CN210926025U (zh) 具有底部厚氧化层的沟槽栅mos结构
CN113410281B (zh) 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法
CN211529958U (zh) 一种低导通电阻的中低压平面栅vdmos器件
CN211017087U (zh) 低电容的沟槽型vdmos器件
CN107845581A (zh) 一种低漏源通态电阻的umos器件结构及制备方法
CN114597130A (zh) 一种基于分裂栅的碳化硅mosfet器件及其制造方法
CN112802749A (zh) 一种沟槽igbt结构多晶硅形貌优化工艺
CN112909075A (zh) 一种具有电荷平衡结构的沟槽mosfet及其制作方法
CN115172450A (zh) 一种沟槽栅极结构器件及其制作方法
CN111799336A (zh) 一种SiC MPS二极管器件及其制备方法
CN222214183U (zh) 一种抑制栅极击穿的沟槽栅碳化硅mosfet

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination