JPS60229374A

JPS60229374A - 半導体装置およびその製造方法

Info

Publication number: JPS60229374A
Application number: JP59085635A
Authority: JP
Inventors: Yoshimasa Ishii; 石井　義政
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-04-27
Filing date: 1984-04-27
Publication date: 1985-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は絶縁ゲート型電界効果半導体装置、特に、ＬＤ
Ｄ　（Ｌｉｏｈｉｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）１
ｍ造によりドレインの高耐圧化を図った絶縁グーｉ・型
半導体装置とその製造方法に関する。

〔発明の技術的背景〕

絶縁ゲート型半導体装置のドレイン領域近傍における電
界集中を緩和し、装置の高耐圧化を図った半導体装置と
して、例えば第１図に示すＬＤＤ構造のＭＯ８型半導体
ＩＩＩが従来から知られている。同図において、１はｐ
型シリコン基板である。

該シリコン基板１のフィールド領域表面には厚いフィー
ルド酸化膜２が形成され、このフィールド酸化膜２に囲
まれたＳＤＧ領域（ソース、ドレイン及びゲートが形成
される部分）が限定されている。ＳＤＧ領域にはｎ型ソ
ース領域Ω−およびｎ型ドレイン領域４が相互に分離し
て形成されている。

ソース領ＦｊｌＡβ−およびドレイン領域上は、何れも
チャンネル領域側に形成された拡散深度の浅い低濃度の
ｎ−領ｊ１３＋　、４ｔと、その外側に深い拡散深度で
形成された高濃度のｎ′″領域３２．４２とからなるｒ
Ｍ／’ｎ＋構造を有している。そして、ｎ型ソース領域
よおよびｎ型ドレイン領域上間のチャンネル領域上には
、ゲート酸化膜５を介して多結晶シリコン層からなるゲ
ート電極６が形成されている。なお、７はソース領域、
３−およびドレイン領域上における前記ｎ　−、、’　
ｎ＋構造を形成するために用いられたＣＶＤ−３ｉ　０
２　Ｉ！である。

上記第１図のＭＯ３型半導体装置では、電解集中により
サーフェスブレークダウンを生じ易い部分、即ちトレイ
ン領域、づ−のゲート７１！極端部下に位置する部分が
ｎ−領域４１になっているため、ドレイン領域近傍にお
ける電界集中が緩和されてドレイン耐圧が向上する。

なお、上記第１図のＭＯ３型半導体装置におけるソース
領域３−およびドレイン領域上の　ｎ−／′ｎ＋構造は
、第２図（Ａ）（Ｂ）に示すようにして２回の不純物拡
散により形成される。即ち、先ずゲート電極６およびフ
ィールド酸化膜２をブロッキングマスクとして燐等のｎ
型不純物を低濃度イオン注入することにより、拡散深度
の浅いｎ−領域３１．４＋を形成する（第２図（Ａ）図
示）。

次いで全面にＣＶＤ−８ｉ０２膜を１「積した後、その
膜厚分だけＲＩＥ（反応性イオンエツブング）を施すこ
とによりゲート電極６の側壁にのみＣＶＤ−８ｉ０２膜
７を残存させる。続いて、今度はＳＤＧ領域に対してｎ
型不純物のへ濃度イオン注入を行なって拡散深度の深い
ｎ＋領域３２　、４２ヲ形成すると、前記ｃＶＤ−８ｌ
　０２１１７でブロックされた部分はｎ−型のまま残る
から、結果的に上述のようなｎ−、／ｎ＋構造が形成さ
れることになる（第２図（Ｂ）図示）。

（背景技術の問題点）上記のようにｒＭ／ｎ＋型ドレイノドレイン領域耐圧化
した従来のＬＤＤ構造による半導体装置には次のような
簡題があった。

第１に、ソース領域β−およびドレイン領域上における
低濃度で且つ拡散深度の浅いｎ一部分３１゜４１がどう
しても高抵抗となり、相互コンダクタンス（Ω蒙）が低
下して電流が流れ難くなるという問題があった。また、
チャンネル長が更に短くなった場合には、拡散深度の深
い高濃度のｎ＋部分３２．４２が相互に接近してバンチ
スルーを起し易くなるという問題があった。

第２の問題としては、ＬＤＤ構造の従来の半導体装置は
第２図（Ａ）（Ｂ）で説明したような自己整合プロセス
、即ち、グーｌ−電極６をマスクとした不純物拡散とい
うシリコンゲートプロセスに特有の方法によらなければ
製造が困難であるため、導電性およびコストの点で有利
なアルミニウムゲートを採用できないという問題があっ
た。また、上記シリコンゲートの自己整合プロセスにお
いては、ｎ−領ｍ３ｔ　、４ｔとゲート電極６との重な
りは該領域３１．４１自体の拡散深度に比例する。

このためｎ−領域３１，４ｓを深くして拡散抵抗を小さ
くしようとすれば該領域とゲート電極との重なりによる
寄生容量が大きくなってしまい、逆にゲート電極とｎ−
領域３１．４＋　との重なりを小さくするために該領域
の拡散深度を浅くすればその抵抗が大きくなってしまう
。こういった二律背反的関係から、ゲート電極とソース
及びドレイン領域との間の重なりを自由にか制御できな
いという問題があった。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、その第１の
目的は、基本的にはドレインをＬＤＤＩＦＩ造としたこ
とによる高耐圧特性をそのまま具備すると共に、抵抗の
増大を伴うことなくソース領域およびドレイン領域の実
質的な拡散深度を浅くして両領域とゲート電極との間の
重なりを小さくし、寄生容量の低減および素子の微細化
を可能とした絶縁ゲート型半導体装置を提供することで
ある。

本発明のもう一つの目的は、ゲート電極材料にアルミニ
ウムを用いることができ、しかも通常のアルミニラムラ
ゲートプロセスを大幅に変更することなく且つ自己整合
法により前記本発明による絶縁ゲート型電界効果半導体
装置を製造することを可能とした半導体装置の製造方法
を提供することである。

〔発明の概要〕

本発明による半導体装置は、第１導電型の半導体基板と
、該半導体基板の表面から所定の深さで形成された凹溝
と、該凹溝の溝底上にゲート絶縁膜を介して形成され且
つ前記凹溝の側壁との間にも絶縁膜を介在して設けられ
たゲート電極と、前記半導体基板の表層で前記凹溝の両
側に相互に分離されて形成された基板とは逆の導電梨を
有するソース領域およびドレイン領域と、これらソース
領域およびトレイン領域に挟まれて前記凹溝の溝底にの
み形成されたチャンネル領域とを具備し、前記ソース領
域およびドレイン領域が前記半導体基板の表面から前記
凹溝の側壁に接して形成された高濃度不純物領域と、咳
高濃度不純物領域よりも深い拡散深度でそのチャンネル
領域側にのみ形成された低１１度不純物領域とからなる
ことを特徴とするものである。

上記本発明による半導体装置はＬＤＤＩ！４造のドレイ
ン領域を有しているから、基本的に第１図で説明した従
来のＭＯ８Ｏ８型半導体装量様にトレインの高耐圧化を
図ることができる。しかも、本発明の半導体装置ではソ
ース領域およびドレイン領域の大部分がチャンネル表面
よりも上、即ちゲート電極側に形成されているから、ソ
ース領域およびドレイン領域自体の厚さを薄くすること
なく、実質的にはこれら領域全体の拡散深さを極く薄く
したのと同様の効果を得ることができる。従って、スケ
ーリング法に照して素子の微細化が可能で、且つゲート
電極とソース及びトレインとの重なりを小さくして寄生
容量の低減を図ることも可能となる一方、ソース領域お
よびドレイン領域自体は充分な厚さを有しているから抵
抗値の増大といった問題が生じることはない。

本発明による半導体装置の製造方法の一つは、第１導電
型を有する半導体基板の表層に第２１電型の高濃度不純
物領域を形成する工程と、該高濃度不純物領域に接する
と共にこれよりも深い拡散深度を有し、且つ平面的には
該高濃度不純物領域の内側に抱摂された第２導電型の低
濃度不純物領域を形成する工程と、これらの不純物領域
が形成された前記半導体基板の表面を覆い且つゲート電
極材スクとし、前記半導体基板を選択的にエツチングして前
記第２導電型の低濃度不純物領域よりも深い凹溝を形成
することにより、該凹溝の両側に相互に分断された前記
高濃度不純物領域および低濃度不純物領域からなるソー
ス領域およびドレイン領域を形成する■稈と、前記凹溝
内で露出した前記半導体基板の表面を熱酸化することに
よりゲート酸化膜を形成する工程と、ゲート電極材ＦＩ
Ｉｉを被着することにより前記凹溝に充填されたゲート
電極を形成する工程とを具備し、前記ソース領域および
ドレイン領域から不純物が拡散して相互に分離されたソ
ース領域およびドレインｌｔｉ！が前記ゲート電極の端
部下に達して形成されるように熱処理を制御することを
特徴とするものである。

本発明による半導体装置の製造方法の二つめは、第１導
電型を有する半導体基板の表層に第２１１電型の高濃度
不純物領域を形成する工程と、該不純物領域が形成され
た前記半導体基板の表面を覆う厚い絶縁膜を形成する工
程と、ゲート電極の形成予定部において前記厚い絶縁膜
に開孔部を形成づる工程と、該開孔部が形成された前記
厚い絶縁膜をマスクとしてアルカリによる異方性エツチ
ングで前記半導体基板を選択的にエツチングすることに
より側壁が溝底から開孔部に向って拡開した断面逆台形
状の凹溝を形成し、該凹溝により前記高１１度不純物領
域を分断する工程と、前記厚い絶縁膜をマスクとして前
記凹溝内に第２導電型不純物を低ＩＩｒ！１ドープする
ことにより、前記凹溝の溝壁に沿い且つ前記分断された
高濃度不純物領域の両者に接した低濃度不純物領域を形
成する工程と、前記凹溝の溝底部分をエツチングするこ
とにより前記低濃度不純物領域を分断し、夫々が該分断
された低濃度不純物領域および前記分断された高濃度不
純物領域からなる相互に分離されたソース領域およびト
レイン領域を形成する工程と、前記凹溝内で露出した前
記半導体基板の表面を熱酸化することによりゲート酸化
膜を形成する工程と、ゲート電極材料層を被着すること
により前記凹溝に充填されたゲート電極を形成する工程
とを具備し、前記ソース領域およびドレイン領域から不
純物が拡散して相互に分離されたソース領域およびドレ
イン領域が前記ゲート電極の端部下に達して形成される
ように熱処理をｔ＋ＩＪｌ［ｌすることを特徴とするも
のである。

更に、本発明による製造方法の三つめ及び四つめは、夫
々上記二つの製造方法において、前記低濃度不純物領域
および高濃度不純物領域からなる相互に分離されたソー
スｗＡ域およびドレイン領域を形成した後、前記ゲート
酸化膜を形成するに先立って第２の厚い絶縁膜を堆積し
、続いて反応性イオンエチングを施すことにより前記凹
溝の側壁にのみ前記第２の厚い絶縁膜を残存させること
を特徴とするものである。

上記の何れの製造方法による場合にも、前記本発明によ
る特徴的な構造を具備した半導体装置が得られる。しか
も上記本発明の製造方法の場合、後述の実施例の説明か
ら明らかなように、従来のアルミゲートプロセスに近似
しているためゲート電極をアルミニウムで形成すること
ができ、しかもソース領域およびドレイン領域とゲート
電極とを自己整合で形成できるという極めて大きな効采
が得られる。

〔発明の実施例〕

以下、第３図〜第９図を参照し、具体的な実施例に基づ
いて更に詳細に本発明を説明する。

第３図は本発明の一実施例になるＭ　ＯＳ型半導体＠画
を示す断面図である。同図において、１１はｐ型シリコ
ン基板である。該シリコン基板１１の主面側表面には厚
いフィールド醸化１１１２が形成されている。このフィ
ールド酸化膜１２の表面からは前記ｐ型シリコン基板１
１に達する断面矩形の深い凹溝が形成され、該凹溝内で
露出した前記シリコン基板表面には薄いゲート酸化１１
１１１３が形成されている。そして、該ゲート酸化ｌ！
１３を介して前記凹溝内に充填されると共に、前記厚い
フィールド酸化膜１２上に屋ってアルミニウム層からな
るゲート電極１４が形成されている。但し、該ゲート電
極１４の内で実際にゲート電極として機能する有効部分
は薄いゲート酸化膜１３のみを介してシリコン基板１１
上に形成されている部分したけで、厚い層間絶縁膜１２
が介在されている部分Ｌ′はゲート電極として機能しな
い単なる配線部分にすぎない。他方、前記凹溝の両側に
は該凹溝によって分断されると共にその側壁に接し、前
記ｐ型シリコン基板１１の表面に至るｎ１型領ｔ＋！１
５１．１６１が形成されている。そして、ｎ＋型領領域
１５＋１６ｉのチャンネル領域側部分下には夫々ｎ−型
領１１１５２，１６２が形成され、これらｎ−型領域１
５２．１６２は夫々対応するｎ４型領域に接して相互に
分離されたソース領ｍユおよびドレイン領域ユを構成し
ている。

また、ｎ−型領域１５２，１６２は前記ゲート電極１４
の端部下にまで達して形成されている。

上記実施例のＭＯ８型半導体装置は、ソース領域および
ドレイン領域１５．１６を構成するｎ１型領域１５１．
１６ｔがチャンネル表面レベルよりも上に形成されてい
る以外は第１図の従来のＭＯ８型半導体装置と基本的に
は等価であり、同様のＬＤＤＩＩ造を有している。従っ
て、第１図のＭＯ８型半導体装置と同様にドレイン耐圧
の向上を図ることができる。加えて、上記実施例のＭＯ
３型半導体装置ではソース領域ユおよびドレイン領１＊
１６の全体的な拡散深度を浅くすることなくチャンネル
表面レベルより下の実質的な拡散の深さを浅くできるか
ら、寄生抵抗の増大を伴うことなくゲート電極とソース
及びドレインとの重なり縮小による寄生容量の低減、そ
の他拡散深度を浅くしたことによる効果が得られる。ま
た素子が微細化されてｎ＋領［１５１，１６１が接近し
ても、両名の間にはゲート絶縁膜およびゲート電極が介
在されているから、従来のようにバンチスルーを起し易
くなることはない。更に、ゲート電極１４がアルミニウ
ム層で形成されているため、従来のＬＤＤ構造のような
多結晶シリコン層によるゲート電極よりも抵抗値が小さ
く、従って動作速度の高速化を図ることができる。

第４図は本発明のもう一つの実施例になるＭＯ８型半導
体装置の断面図である。この実施例では、シリコン基板
１１に形成された凹溝が第３図の実施例の場合のように
断面が矩形ではなく、側壁が溝底から開孔部に向って拡
開したテーパ面をなす断面逆台形状になっているみまた
、この凹溝の側壁とゲート電極１４との間には、第３図
の実施例のように薄いゲート酸化膜でなく厚い　ＣＶＤ
−３ｔＯ２１１１７が介在されて０る。このため、ソー
ス領域およびドレイン領域とゲート電極との横方向の重
なり、即ち凹溝の側壁部分での重なりによる寄生容量が
第３図の実施例の場合よりも低減され、高速化を図る上
でより大きな効果を得ることができる。その他の構成は
第３図の実施例の場合と同様であり、基本的には同じ効
果が得られる。

なお、第３図の実施例でも凹溝の形状を断面逆台形状と
してもよいが、この場合に、は凹溝の側壁部分でのソー
ス及びドレイン領域とゲート電極との重なり面積が増大
して寄生容量が大きくならざるを得ない。その点、第４
図の実施例ではこの横方向の重なりの間に厚いＣＶＤ−
８ｉ　０２１？！　１７が介在するため、重なり面積の
増大はそれほど考慮しなくても済む。

他方、第４図の実施例において凹溝の形状を断面矩形と
することはできるが、この場合には、後述するように製
造プロセス上の問題がらソース及びドレイン領域の拡散
深度が第４図の場合よりも深くならざるを得ないことに
なる。

更に、第３図および第４図の何れの実施例の場合にも、
凹溝を通常の等方性１ノヂングで形成される形状とする
ことはできるが、この場合にはチャンネル長の制御性そ
の他の特性の面でかなり劣ることにならざるを得ない。

次に、本発明による製造方法の実施例を説明する。

実施例１（第５図（Ａ）〜（Ｅ））この実施例は本発明の製造方法を適用して第３図のＭＯ
３型半導体装置を製造するものである。

（１）　まずｐ型シリコン基板１１の表面から選択的に
燐の高濃度拡散を行ない、ＭＯ３型半導体装置のＳＤＧ
領域となる部分にｎ＋＋不純物領域２１を形成する（第
５図（Ａ）図示）。

（２）次に、シリコン基板１１の表面をＣＶＤ−３１０
２膜２２で覆った後、該ＣＶＤ−８ｉ０２膜２２にゲー
ト電極の形成予定部よりもやや大きい開孔部２３を形成
する。続いてこの　ＣＶＤ−８１０２１２２をブロッキ
ングマスクとし、ダブルチャージ法で前記ｎ＋型領領域
１よりも深い位置に燐をイオン注入することにより、前
記ｎ◆型領領域１に接してその下に広がるｒ）″型領域
２４を形成する（第５図（Ｂ）図示）。

（３）次に、ＣＶＤ−８ｉ０２膜２２を除去した後、再
度膜Ｊ１６０００人（７）ＣＶＤ−３ｉ　０２　ＩＩか
らなる層間絶縁膜（この場合はフィールド酎化膜を兼ね
る）１２をＨＩ積する。続いて、該層間絶縁Ｍ１２にＲ
ＩＥ（反応性イオンエツヂング）による選択エツチング
を施し、ゲート電極の形成予定部に開孔部２５を形成す
る（第５図（Ｃ）図示）（４）更に、開孔部２５が形成
された層間絶縁膜１２をマスクとしてＲＩＥを続行する
ことによりシリコン基板１１を選択的にエツチングし、
前記ｎ−型領域２４よりも深い断面が矩形の凹ｉＦ！２
６を形成する（第５図（Ｄ＞図示）。

その結果、ｎ＋＋不純物領域２１およびｎ−型不純物領
ｆｉ２４は凹溝２６により分断され、これらは夫々相互
に分離されたソース領域１５およびドレイン領域ユを構
成するｎ“型領域１５１゜１６１と、ｎ−型領域１５２
．１６２となる。

（５）次に、前記凹溝２６内の露出したシリコン基板表
面を熱酸化することにより、ゲート酸化膜１３を形成す
る（第５図（Ｅ）図示）。

このときの熱処理により、ソース領域ユおよびドレイン
領域１主から燐が熱拡散される結果、前記凹溝２６の溝
底よりも深く、且つ凹溝２６の側壁を覆うゲート酸化１
１１３よりも内側まで侵入したソース領域およびトレイ
ン領域が形成される。

（６）　次いでアルミニウムを蒸着した後、これをパタ
ーンニングしてゲート電極等のアルミニウム配線層１４
を形成すれば、第３図のＬＤＤ構造をもったアルミニウ
ムゲートのＭＯ８型半導体装置が得られる。

なお、上記の説明では所望の拡散深さをもった最終的な
ソース領域１５およびドレイン領域１６がゲート酸化膜
形成時の熱処理によって形成されるように説明したが、
これは単に説明の便宜上のことにすぎず、第５図（Ｄ）
の段階で形成されたソース領域およびドレイン領域１５
．１６からの燐の拡散はその後の全ての熱処理工程に阻
隔される。従って、実際には、最終的に上記のようにオ
フセットが解消され１ｑる所期の拡散深さとゲート電極
下への侵入長が得られるように、全ての熱処理工程を全
体的に制御するようにして行なうこととする。

ところで、既述のように上記実施例で得られたＭＯ８型
半導体装置のアルミニウム配線層１４のうちで、ゲート
電極として有効な部分は薄いゲート酸化１１３のみを介
してシリコン基板１１上に形成されている部分したけで
ある。従って、上記実施例の製造方法において、ゲート
電極自体はアルミニウムを蒸着した時点で既に形成され
ており、パターンニングはその他の配線部分を形成する
ためだけに行なわれたものである。これはアルミニウム
ゲート電極１４が、先に形成されているソース領域１５
およびドレイン領域ユに対して自己整合で形成されたこ
とを意味している。

こうして自己整合方式が可能になったことから、上記実
施例の製造方法では、マスク合せ余裕が必要な従来のア
ルミゲートプロセスに比較して素子の著しい微細化を達
成することができ、またソース及びドレインとゲート電
極との重なりによる寄生容慢を顕著に低減できるからＶ
！４［の高速化を図ることができる。更に、上記実施例
の製造方法は従来のアルミゲートプロセスに非常に近似
しているため、従来の製造ラインで直ちに実施できると
いう実際上の極めて大きな利点を有している。

実施例２（第６図（Ａ）〜（Ｃ））この実施例は上記実施例１の変形例で、第３図の凹溝を
断面逆台形状としたＭＯ８型半導体装置の製造に適用さ
れるものである。同じ構造のＭＯ８型半導体装置は、第
５図（Ｄ）の段階で凹溝を形成する際にＲＩＥではなく
アルカリによる異方性エツチングを用いるだけで得るこ
とができるが、この実施例の方法によれば工程数を減ら
すことができる。

（１）　まず、実施例１と同様に行なって第５図（Ａ）
の状態を得た後、膜厚　６０００人のＣＶＤ−５＋　０
２１Ｋからなる眉間絶縁１１１２を堆積し、該層間絶縁
１１１１２にＲＩＥ（反応性イオンエツチング）による
選択エツチングを施してゲート電極の形成予定部に開孔
部２５を形成する。続いてこの層間絶縁膜１２をマスク
とし、ダブルチャージ法によって燐の低濃度イオン注入
を行ない、前記ｎ＋型領領域１に接してその下に広がる
ｎ″型領領域２４′形成する（第６図（Ａ）図示）。

この場合のｎ−型領域２４′は、実施例１におけるｎ−
型領域２４と異なり、ゲート領域予定部と略同じ大きさ
になる。

（２）次に、層間絶縁膜１２をマスクとし、ＲＩＦでは
なく水酸化カリウム（ＫＯＨ）を用いた異方性エツチン
グによりシリコン基板１１を選択的にエツチングし、ｎ
−型領域２４′よりも深い凹溝２６′を形成する（第６
図（Ｂ）図示）。

こうして形成された凹溝２６′は、その側面が溝底から
上方に向って拡開テーパした逆台形状の断面形状となる
ため、ｎ−型領域２４′は完全に除去されずにこの凹溝
２６′で分断された状態どなる。この結果、図示のよう
に相互に９匍されたソース領域ユおよびドレイン領域ユ
が形成されることになる。

（３）　その後は既述の実施例１と同体に行なうことに
より、第６図（Ｃ）に示すアルミニウムゲートのＭＯ８
型半導体装置が得られる。

上述したところから明らかなように、この実施例では実
施例１の場合のように拡散マスク用のＣＶＤ−３１０２
躾２２を別に形成することなく、層間絶縁膜１２をマス
クとしてｎ−型領域２４′を形成できる。従って、実施
例１よりも工程数を減らすことが可能となる。

実施例３（第７図（Ａ）〜（Ｄ））この実施例は、第６図（Ｃ）と同様の構造をもったＭＯ
８型半導体装置を得るための別の製造方法である。

（１）実施例３の場合と同様、ｎ＋型領領域２１形成さ
れたｐ型シリコン基板１１の表面に層間絶縁１１１１２
を堆積し、ゲート領域予定部２５を開孔する。続いて、
この実施例ではイオン注入に先立って、層面絶１１１２
をマスクとしてＫＯＨによる異方性エツチングを行ない
、断面逆台形状の凹溝２６′を形成することによりｎ＋
型領［２１を分断し、ソース領域およびドレイン領域の
一部となる相互に分離されたｎ“領域１５＋、１６＋を
形成する（第７図（Ａ）図示）。

（２）次に、前記層間絶縁膜１２をマスクとして凹溝２
６′内に燐の低濃度イオン注入を行ない、凹溝２６′の
溝壁に沿って前記ｎ＋領［１５＋。

１６１の両者に接したｎ−型領域２４′′を形成する（
第７図（Ｂ）図示）。

このときのイオン注入は通常のイオン注入で行なえばよ
く、ダブルチャージ法を用いる必要はない。

（３）次に、再度ＫＯＨを用いた異方性エツチングを行
ない、前記”ｎ−型領域２４″の厚さよりも深く凹溝２
６′の溝底をエツチングする。その結果、ｎ−型領域２
４“は相互に分断され、ソース領域工ｉを構成するｎ−
領域１５２およびドレイン領域ユを構成するｎ−領域１
６２が形成される（第７図（Ｃ）図示）。

４）　その後は実施例１、実施例２と同様、ゲート酸化
膜１３を形成すると同時にソース及びドレイン領域１５
．１６からの燐の再拡散によってオフセットを解消させ
（第７図（Ｄ＞図示）、更にアルミニウムゲート電極１
４を形成することによって第６図（Ｃ）と同様の１ｌｌ
ｆｆｉをもったＭＯ８型半導体装置が得られる。

実施例４（第８図（Ａ）〜（Ｃ））この実施例は第４図の構造を具備したＭＯ８型半導体装
置の製造に用いられるものである。

（１）　まず、ＫＯＨを用いた異方性エツチングにより
断面台形状の凹１１１２６’　を形成するまでを実施例
２と同様に行ない、第６図（Ｂ）と同じ状態を得る。続
いて、ＣＶＤ法により全面に厚いｃＶＤ−８ｉ０２膜２
７を堆積する（第８図（Ａ）図示）。

（２）次に、ＣＶＤ−３ｉ０２膜２７の膜厚分だけ全面
にＲＩＥを施す。ＲＩＥによるエツチングは縦方向にの
み選択的な異方性を有しているため。

ＣＶＤ−８ｔ０２膜２７は縦方向の膜厚が大きくなって
いる凹溝２６′の側壁にのみ残存され、第４図における
ＣＶＤ−５ｔ０２躾１７が形成されることになるく第８
図＜８）図示）。

（３）その後は既述した実施例１〜３の場合と同様、ゲ
ート酸化膜１３の形成と同時にオフセットを解消しく第
８図（Ｃ）図示）、更にゲート電極等のアルミニウム配
ｌ１１４を形成すれば第４図の構造をもったＭＯ８型半
導体装置が得られる。

なお、前述した実施例２および実施例３においても、こ
の実施例４のようにして　ｃｖｏ−ｓ　ｒ０２Ｍ２７の
堆積とＲＩＥを行ない、凹溝２６′の側壁にのみ該ＣＶ
Ｄ−８ｉ０２躾を残置させるようにすれば第４図の構造
をもったＭＯ８型半導体装置を得ることができる。

実施例５この実施例は第３図の構造において、断面矩形の凹溝の
側壁とゲート電極１４との間に厚いＣＶＤ−３ｉ０２１
１１が介在されているＭＯ８型半導体装置を製造するも
のである。

（１）凹溝２６の形成までを実施例１と同様に行なって
第５図（Ｄ）と同状憇を得た後、実施例４と同様にして
全面に厚いＣＶＤ−８１０２ｍをＪ「積し、更にＲＩＥ
を行なって凹ｒＲ２６の側壁にのみＣＶＤ−３ｉ０２膜
１７′を残存させる（第９図（Ａ）図示）。

（２その後は実施例１と同様にしてゲート酸化膜を形成
しく第９図（Ｂ）図示）、ゲート電極の形成を行なえば
目的の構造を有するＭＯ８型半導体装置が得られる。然
し乍ら、この実施例ではオフセットを解消するために実
施例１〜４の何れの場合よりも大きな再拡散長を必要と
するため、ソース及びドレイン領域１５．１６は凹溝１
６の溝底レベルよりも下の拡散深さが大きくならざるを
得ない。その結果、素子が微細化された場合には他の実
施例に比較してパンチスルーを生じ易くなるという問題
を含むことになる。

上述した実施例１〜５においては、何れもＣＶＤ−８ｉ
Ｏ２膜からなる層間絶縁膜１２をフィールド酸化膜とし
て用いたが、選択酸化法によりシリコン基板１１に埋め
込まれたフィールド酸化膜を別途形成する方法を併用し
てもよい。

また、本発明はアルミニウムゲートの絶縁ゲート型半導
体装置だ１プでなく、シリコングー１−の絶縁ゲート型
半導体装置にも同様に適用できるものである。

（発明の効果）以上詳述したように、本発明によれば基本的には従来の
ＬＤＤによるａ耐圧構造をそのまま具備すると共に、ソ
ース領域およびドレイン領域の実質的な拡散深度を浅く
することにより両頭域とゲート電極との間の重なりを小
さくし、寄生容量の低減および素子の微細化を可能とし
た絶縁ゲート型半導体装置を提供できる。また、ゲート
電極材料にアルミニウムを用い、しかも通常のアルミニ
ラムラゲートプロセスを大幅に変更することなく且つ自
己整合法により上記の絶縁ゲート型電界効果半導体装置
の製造が可能とする等、顕著な効果が得られるものであ
る。

【図面の簡単な説明】

第１図はＬＤＤによる高耐圧構造を具備した従来のＭＯ
８型半導体装置を示す断面図であり、第２図（Ａ）（Ｂ
）はその製造工程を説明するための断面図、第３図は本
発明の〜実施例になるＮ１１０Ｓ型半導体装置を示す断
面図、第４図は本発明の他の実施例になるＭＯ８型半轡
半導体を示す断面図、第５図（Ａ）〜（Ｅ）、第６図　
（Ａ）〜（Ｃ）、第７図（Ａ）〜（Ｄ）、第８図（Δ）
〜（Ｃ）、第９図（Ａ）（Ｂ）は、夫々本発明による製
造方法の実施例を製造工程順に説明するための断面図で
ある。１１・・・ｐ型シリコン基板、１２・・・層間絶縁膜（
フィールド酸化膜）、１３・・・ゲート酸化膜、１４・
・・ゲート電極、１５　・・・ソースｉ域、１５１・・
・ｎ＋領領域１５２ｎ−領域、１６・・・ドレイン領域
１６１・・・ｎ１領域、１６２ｎ−領域、２１・・・ｎ
＋型領領域２２・ｃｖｄ−８ｉＯ２膜、２３−・・開孔
部、２４．２４’　、２４”・・・ｎ−型領域、２５・
・・ゲート領域開花部、２６．２６’・・・凹溝、１７
゜１７’　、　２７−ＣＶＤ−８ｉ　０２１！。第１図第３図第４図ｔｓ５図第６図第７図＠７図

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板と、該半導体基板の表面
から所定の深さで形成された凹溝と、該凹溝の溝底上に
ゲート絶縁膜を介して形成され且つ前記凹溝の側壁との
間にも絶縁膜を介在して設けられたゲート電極と、前記
半導体基板の表層で前記凹溝の両側に相互に分離されて
形成された基板とは逆の導電型を有するソース領域およ
びドレイン領域と、これらソース領域およびトレイン領
域に挟まれて前記凹溝の溝底下にのみ形成されたチャン
ネル領域とを具備し、前記ソース領域およびドレイン領
域が前記半導体基板の表面がら前記凹溝の側壁に接して
形成された高濃度不純物領域と、咳高濃度不純物領域よ
りも深い拡散深度でそのチャンネル領域側にのみ形成さ
れた低濃度不純物領域とからなることを特徴とする半導
体装置。
（２）前記凹溝の側壁と前記ゲート電極との間に介在さ
れた絶縁膜が前記ゲート絶縁膜と同じ膜厚であることを
特徴とする特！！′Ｆ請求の範囲第１項記載の半導体装
置。
（３）前記凹溝の側壁と前記グー１−　ｉｆ極との間に
介在された絶縁膜の膜厚が前記ゲート絶Ｒｍの膜厚より
も大きいことを特徴とする特ｆ＋請求の範囲第１項記載
の半導体装置。
（４）前記凹溝が断面矩形の形状を有し、その側壁が前
記半導体基板の表面に対して垂直であることを特徴とす
る特許請求の範囲第１項、第２項または第３項記載の半
導体装置。
（５）前記凹溝が断面逆台形の形状を有し、その側壁が
溝底から゛開孔部に向って拡開したテーパ面をなしてい
ることを特徴とする特許請求の範囲第１項、第２項また
は第３項記載の半導体装置。
（６）前記ゲート電極がアルミニウム層で形成されてい
ることを特徴とする特許請求の範囲第１項、第２項、第
３項、第４項または第５項記載の半導体装置。
（７）第１導電型を有する半導体基板の表層に第２導電
型の＾ＩＩｒ！ｉ１不純物領域を形成する工程と、該高
濃度不純物領域に接すると共にこれよりも深い拡散深度
を有し、且つ平面的には該高濃度不純物領域の内側に抱
摂された第２導電望の低濃度不純物領域を形成する工程
と、これらの不純物領域が形成された前記半導体基板の
表面を覆い且つゲート電極の形成予定部に開孔部を有す
る厚い絶縁膜をマスクとし、前記半導体基板を選択的に
エツチングして前記第２１電型の低濃度不純物領域より
も深い凹溝を形成することにより、該凹溝の両側に相互
に分断された前記高濃度不純物領域および低濃度不純物
領域からなるソース領域およびドレイン領域を形成する
工程と、前記凹溝内で露出した前記半導体基板の表面を
熱酸化することによりゲート酸化膜を形成する工程と、
ゲート電極材料層を被着することにより前記凹溝に充填
されたゲート電極を形成する工程とを具備し、前記ソー
ス領域およびドレイン領域から不純物が拡散して相互に
分離されたソース領域およびドレイン領域が前記ゲート
電極の端部下に達して形成されるように熱処理を制御す
ることを特徴どする半導体装置の製造方法。
（８）前記半導体基板に前記凹溝を形成する工程を、基
板表面に対して垂直方向の異方性エツチングにより行な
うことを特徴とする特許請求の範囲第７項記載の半導体
装置の製造方法。
（９）前記凹溝を形成する工程をアルカリによる異方性
エツチングで行なうことにより、側壁が溝底から開孔部
に向って拡開した断面逆台形状の凹溝を形成することを
特徴とする特許請求の範囲第７項記載の半導体装置の製
造方法。
（１０）前記第２導電型の低濃度不純物領域を形成する
ためのマスクとしてゲート電極形成予定部に開孔部を有
する厚い絶縁膜を用い、該厚い絶縁膜を前記凹溝を形成
するためのマスクとして用いることを特徴とする特許請
求の範囲第９項記載の半導体装置の製造方法。
（１１）前記ゲート電極材料層としてアルミニウムを蒸
着することを特徴とする特許請求の範囲第７項、第８項
、第９項または第１０項記載の半導体装置の製造方法。
（１２）第１導電型を有する半導体基板の表層に第２導
電型の高濃度不純物領域を形成する工程と、該不純物領
域が形成された前記半導体基板の表面を覆う厚い＠ａｍ
を形成する工程と、ゲート電極の形成予定部において前
記厚い絶縁膜に開孔部を形成する工程と、該開孔部が形
成された前記厚い絶縁膜をマスクとしてアルカリによる
異方性エツチングで前記半導体基板を選択的にエツチン
グすることにより側壁が溝底から開孔部に向って拡開し
た断面逆台形状の凹溝を形成し、該凹溝により前記高濃
度不純物領域を分断する工程と、前記厚い絶縁膜をマス
クとして前記凹溝内に第２導電型不純物を低濃度ドープ
することにより、前記凹溝の溝壁に沿い且つ前記分断さ
れた高濃度不純物領域の両者に接した低濃度不純物領域
を形成する工程と、前記凹溝の溝底部分をエツチングす
ることにより前記低濃度不純物領域を分断し、夫々が該
分断された低濃度不純物領域および前記分断された高濃
度不純物領域からなる相互に分離されたソース領域およ
びドレイン領域を形成する工程と、前記凹溝の溝底に露
出した前記半導体基板の表面を熱酸化することによりゲ
ート絶縁膜を形成する工程と、ゲート電極材料層を被着
することにより前記凹溝に充填されたゲート電極を形成
する工程とを具備し、前記ソース領域およびドレイン領
域から不純物が拡散して相互に分離されたソース領域お
よびトレイン領域が前記ゲート電極の端部下に達して形
成されるように熱処理を制御することを特徴とする半導
体装置の製造方法。
（１３）前記ゲート電極材料層としてアルミニウムを蒸
着することを特徴とする特許請求の範囲第１２項記載の
半導体装置の製造方法。
（１４）第１導電型を有する半導体基板の表層に第２導
電型の高濃度不純物領域を形成する工程と、該高濃度不
純物領域に接すると共にこれよりも深い拡散深度を有し
、且つ平面的には該高濃度不純物領域の内側に抱摂され
た第２導電型の低濃度不純物領域を形成する工程と、こ
れらの不純物領域が形成された前記半導体基板の表面を
覆いＤつグ−ト電憔の形成予定部に開孔部を有する厚い
絶縁膜をマスクとし、前記半導体基板を選択的にエツチ
ングして前記第２導電型の低濃度不純物領域よりも深い
凹溝を形成することにより、該凹溝の両側に相互に分断
された前記高濃度不純物領域および低濃度不純物領域か
らなるソース領域およびドレインｆＲｗｊ、を形成する
工程と、第２の厚い絶縁膜を堆積した後に反応性イオン
エツチングを施すことにより前記凹溝の側壁にのみ前記
第２の厚い絶縁膜を残存させる工程と、前記凹溝の溝底
に露出した前記半導体基板の表面を熱酸化することによ
りゲート絶縁膜を形成する工程と、ゲート電極材料層を
被着することにより前記凹溝に充填されたゲート電極を
形成する工程とを具備し、前記ソース領域およびドレイ
ン領域から不純物が拡散して相互に分離された。ソース
領域およびトレイン領域が前記ゲート電極の端部下に達
して形成されるように熱処理を制御することを特徴とす
る半導体装置の製造方法。
（１５）前記半導体基板に前記凹溝を形成する工程を、
基板表面に対して垂直方向の異方性エツチングにより行
なうことを特徴とする特ｒ＋請求の範囲第１４項記載の
半導体装置の製造方法。
（１６）前記凹溝を形成する工程をアルカリによる異方
性エツチングで行なうことにより、側壁が′溝底から開
孔部に向って拡開した断面逆台形状の凹溝を形成するこ
とを特徴とする特許請求の範囲第１４項記載の半導体装
置の製造方法。
（１７）前記第２導電型の低濃度不純物領域を形成する
ためのマスクとしてゲート電極形成予定部に開孔部を有
する厚い絶縁膜を用い、該厚い絶縁膜を前記凹溝を形成
するためのマスクとして用いることを特徴とする特許請
求の範囲第１６項記載の半導体装置の製造方法。
（１８）前記ゲート電極材料層としてアルミニウムを蒸
着することを特徴とする特許請求の範囲第１４項、第１
５項、第１６項または第１７項記載の半導体装置の製造
方法。
（１９）第１導電型を有する半導体基板の表層に第２導
電型の高濃度不純物領域を形成する工程と、該不純物領
域が形成された前記半導体基板の表面を覆う厚い絶縁膜
を形成する工程と、ゲート電極の形成予定部において前
記厚い絶縁膜に開孔部を形成する工程と、該開孔部が形
成された前記厚い絶縁膜をマスクとしてアルカリによる
異方性エツチングで前記半導体基板を選択的にエツチン
グすることにより側壁が溝底から開孔部に向って拡開し
た断面逆台形状の凹溝を形成し、該凹溝により前記高濃
度不純物領域を分断する工程と、前記厚い絶縁膜をマス
クとして前記凹溝内に第２導電型不純物を低濃度ドープ
することにより、前記凹溝の溝壁に沿い且つ前記分断さ
れた高濃度不純物領域の両者に接した低濃度不純物領域
を形成する工程と、前記凹溝の溝底部分をエツチングす
ることにより前記低濃度不純物領域を分断し、夫々が該
分断された低濃度不純物領域および前記分断された高濃
度不純物領域からなる相互に分離されたソース領域およ
びドレイン領域を形成する工程と、第２の厚い絶縁膜を
堆積した後に反応性イオンエツチングを施すことにより
前記凹溝の側壁にのみ前記第２の厚い絶縁膜を残存させ
る工程と、前記凹溝の溝底に露出した前記半導体基板の
表面を熱酸化することによりゲート絶ｎ！Ｉ！Ｊを形成
する工程と、ゲート電極材料層を被＠することにより前
記凹溝に充填されたゲート電極を形成する工程とを具備
し、前記ソース領域およびドレイン領＋１から不純物が
拡散して相互に分離されたソースｉ［およびドレイン領
域が前記グー１〜電極の端部下に達して形成されるよう
に熱処理を制御することを特徴とする半導体装置の製造
方法。
（２０）前記ゲート電極材料層としてアルミニウムを蒸
着することを特徴とする特Ｉ！Ｔ請求の範囲第１９項記
載の半導体装置の製造方法。