JPH03211883A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH03211883A JPH03211883A JP2007451A JP745190A JPH03211883A JP H03211883 A JPH03211883 A JP H03211883A JP 2007451 A JP2007451 A JP 2007451A JP 745190 A JP745190 A JP 745190A JP H03211883 A JPH03211883 A JP H03211883A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- forming
- conductivity type
- insulating film
- element formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ トランジスタの微細化、高速化を図っ
た半導体装置およびその製造方法に関するものである。
た半導体装置およびその製造方法に関するものである。
従来の技術
従来のこの種の半導体装置およびその製造方法を第２図
に示す。第２図に示すように、Ｐ型シリコン基板２１に
素子分離用のフィールド酸化膜２２を形成した後、熱酸
化により素子形成領域を酸化し、ＣＶＤによってポリシ
リコンを堆積した後、フォトリソグラフィによるレジス
トをマスクに選択的にエツチング除去し、ゲート酸化膜
２３およびポリシリコンゲート電極２４を形成する。そ
の後、低濃度でＮ型不純物をイオン注入しＮ−不純物層
を形成する。つぎにＣＶＤにより酸化膜を堆積した後、
ＲＩＥによりエツチングしポリシリコンゲート電極２４
の側壁にサイドウオールスベーサ２６を形成する。その
後、高濃度でＮ型不純物をイオン注入しＮ”不純物層を
形成する。
に示す。第２図に示すように、Ｐ型シリコン基板２１に
素子分離用のフィールド酸化膜２２を形成した後、熱酸
化により素子形成領域を酸化し、ＣＶＤによってポリシ
リコンを堆積した後、フォトリソグラフィによるレジス
トをマスクに選択的にエツチング除去し、ゲート酸化膜
２３およびポリシリコンゲート電極２４を形成する。そ
の後、低濃度でＮ型不純物をイオン注入しＮ−不純物層
を形成する。つぎにＣＶＤにより酸化膜を堆積した後、
ＲＩＥによりエツチングしポリシリコンゲート電極２４
の側壁にサイドウオールスベーサ２６を形成する。その
後、高濃度でＮ型不純物をイオン注入しＮ”不純物層を
形成する。
発明が解決しようとする課題
このような従来の構成では、ゲート長が短くなると、ド
レイン電界の影響を受けてトランジスタのしきい値電圧
が低下するいわゆるショートチャネル効果ならびにドレ
イン近傍の高電界によって加速された電子の衝突電離に
よって発生した電子がサイドウオールスペーサに注入さ
れ特性劣化を引き起こすＬＤＤ構造特有のホットキャリ
アの問題があった。本発明はこのような問題点を解決す
るもので、ショー・トヂャネル効果ならびにホットキャ
リア効果を低減することを目的としたものである。
レイン電界の影響を受けてトランジスタのしきい値電圧
が低下するいわゆるショートチャネル効果ならびにドレ
イン近傍の高電界によって加速された電子の衝突電離に
よって発生した電子がサイドウオールスペーサに注入さ
れ特性劣化を引き起こすＬＤＤ構造特有のホットキャリ
アの問題があった。本発明はこのような問題点を解決す
るもので、ショー・トヂャネル効果ならびにホットキャ
リア効果を低減することを目的としたものである。
課題を解決するための手段
この問題を解決するために本発明は、半導体基板の素子
形成領域の一部に溝を形成し、溝の側壁に低濃度拡散層
内を形成し、溝内にゲート絶縁膜およびゲート電極を形
成し、溝の上部の素子形成領域表面に高濃度拡散層を形
成したものである。
形成領域の一部に溝を形成し、溝の側壁に低濃度拡散層
内を形成し、溝内にゲート絶縁膜およびゲート電極を形
成し、溝の上部の素子形成領域表面に高濃度拡散層を形
成したものである。
作用
この構成により、ＭＯＳ ）ランシスタのチャネル部分
が溝底部に形成され、ソース、ドレインから分離される
。またソース、ドレインとチャネルの間に低濃度拡散層
が存在し、低濃度拡散層の上までゲート絶縁膜およびゲ
ート電極が存在することとなる。
が溝底部に形成され、ソース、ドレインから分離される
。またソース、ドレインとチャネルの間に低濃度拡散層
が存在し、低濃度拡散層の上までゲート絶縁膜およびゲ
ート電極が存在することとなる。
実施例
第１図（ｄ）に本発明の一実施例による半導体装置の構
成を示す。１１がソース、ドレインとなるＮ＋不純物層
であり、４がゲート酸化膜、９がポリシリコンゲート電
極であり溝に埋め込まれている。８がチャネルとなるＰ
型不純物層である。
成を示す。１１がソース、ドレインとなるＮ＋不純物層
であり、４がゲート酸化膜、９がポリシリコンゲート電
極であり溝に埋め込まれている。８がチャネルとなるＰ
型不純物層である。
チャネル七ソース、ドレインの間には溝の側壁にＮ−不
純物層が設けられている。
純物層が設けられている。
以下に本発明の一実施例による半導体装置の製造方法を
示す。第１図（ａ）において、Ｐ−シリコン基板ｌ上に
フィールド酸化膜２を形成した後、第１図（ｂ）のよう
に素子形成領域の一部をフォトリソグラフィによるレジ
ストをマスクとして選択的にエツチング除去し溝３を形
成する。さらに熱酸化により溝３の底部および側壁を含
む素子形成ｆｒＩ域全面にゲート酸化膜４を形成し、２
回の斜めイオン注入によりＮ型不純物５を溝３の対向す
る２つの側壁に注入し、Ｎ−不純物層６を形成する。次
に、しきい値電圧制御用のＰ型不純物７をイオン注入し
、Ｐ型不純物層８を形成する。その後、第１図（ｄ）に
示す通りＣＶＤにより全面にポリシリコンを堆積し、溝
３を埋め込んだ後、ＲＩＥにより全面エッチバックして
溝３内のみにポリシリコンを残しポリシリコンゲート電
極９を形成し、最後にＮ型不純物１０をイオン注入し溝
３の上部の素子形成領域表面にＮ中不純物層１１を形成
する。
示す。第１図（ａ）において、Ｐ−シリコン基板ｌ上に
フィールド酸化膜２を形成した後、第１図（ｂ）のよう
に素子形成領域の一部をフォトリソグラフィによるレジ
ストをマスクとして選択的にエツチング除去し溝３を形
成する。さらに熱酸化により溝３の底部および側壁を含
む素子形成ｆｒＩ域全面にゲート酸化膜４を形成し、２
回の斜めイオン注入によりＮ型不純物５を溝３の対向す
る２つの側壁に注入し、Ｎ−不純物層６を形成する。次
に、しきい値電圧制御用のＰ型不純物７をイオン注入し
、Ｐ型不純物層８を形成する。その後、第１図（ｄ）に
示す通りＣＶＤにより全面にポリシリコンを堆積し、溝
３を埋め込んだ後、ＲＩＥにより全面エッチバックして
溝３内のみにポリシリコンを残しポリシリコンゲート電
極９を形成し、最後にＮ型不純物１０をイオン注入し溝
３の上部の素子形成領域表面にＮ中不純物層１１を形成
する。
発明の効果
以上のように本発明によれば、ＭＯＳトランジスタのチ
ャネル部分が、溝底部に形成され、ソース、ドレインか
ら分離されるため、ドレイン電界の影響を受けにくく、
ショートチャネル効果が抑制されるという効果、および
低濃度拡散層の存在によって下レイン近傍の電界が緩和
され、さらにＬＤＤ構造のように膜質の劣るサイドウオ
ールが存在せず、低濃度拡散層の上までゲート絶縁膜お
よびゲート電極が存在するためホットキャリアが酸化膜
に注入された時の特性劣化がＬＤＤ構造と比較して小さ
くなるという効果が得られる。
ャネル部分が、溝底部に形成され、ソース、ドレインか
ら分離されるため、ドレイン電界の影響を受けにくく、
ショートチャネル効果が抑制されるという効果、および
低濃度拡散層の存在によって下レイン近傍の電界が緩和
され、さらにＬＤＤ構造のように膜質の劣るサイドウオ
ールが存在せず、低濃度拡散層の上までゲート絶縁膜お
よびゲート電極が存在するためホットキャリアが酸化膜
に注入された時の特性劣化がＬＤＤ構造と比較して小さ
くなるという効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体装置の製造方法の工程順断面図、第２図は従来の半導
体装置の製造方法の断面図である。 １・・・・・・Ｐ−型シリコン基板、２・・・・・・フ
ィールド酸化膜、３・・・・・・溝、４・・・・・・ゲ
ート酸化膜、５・・・・・・Ｎ型不純物、６・・・・・
・Ｎ−不純物層、７・・・・・・Ｐ型不純物、８・・・
・・・Ｐ型不純物層、９・・・・・・ポリシリコンゲー
ト電極、１０・・・・・・Ｎ型不純物、１２・・・・・
・Ｎ＋不純物層、２１・・・・・・Ｐ型シリコン基板、
２２・・・・・・フィールド酸化膜、２３・・・・・・
ゲート酸化膜、２４・・・・・・ポリシリコンゲート電
極、２５・・・・・・Ｎ−不純物層、２６・・・・・・
サイドウオールスペーサ、２７・・・・・・Ｎ十不純物
層。
体装置の製造方法の工程順断面図、第２図は従来の半導
体装置の製造方法の断面図である。 １・・・・・・Ｐ−型シリコン基板、２・・・・・・フ
ィールド酸化膜、３・・・・・・溝、４・・・・・・ゲ
ート酸化膜、５・・・・・・Ｎ型不純物、６・・・・・
・Ｎ−不純物層、７・・・・・・Ｐ型不純物、８・・・
・・・Ｐ型不純物層、９・・・・・・ポリシリコンゲー
ト電極、１０・・・・・・Ｎ型不純物、１２・・・・・
・Ｎ＋不純物層、２１・・・・・・Ｐ型シリコン基板、
２２・・・・・・フィールド酸化膜、２３・・・・・・
ゲート酸化膜、２４・・・・・・ポリシリコンゲート電
極、２５・・・・・・Ｎ−不純物層、２６・・・・・・
サイドウオールスペーサ、２７・・・・・・Ｎ十不純物
層。
Claims (2)
- （１）一導電型半導体基板の素子形成領域の一部に形成
した溝と、前記溝の底部および側壁に形成されたゲート
絶縁膜と、前記溝の対向する２つの側壁に形成した低濃
度逆導電型領域と、前記ゲート絶縁膜に接し前記溝内に
埋め込まれたゲート電極と、前記溝の上部の前記素子形
成領域表面に形成した高濃度逆導電型領域を備えたこと
を特徴とする半導体装置。 - （２）一導電型半導体基板の素子形成領域の一部をエッ
チング除去して溝を形成する工程と、前記溝の底部およ
び側壁にゲート絶縁膜を形成する工程と、前記溝の対向
する２つの側壁に低濃度逆導電型領域を形成する工程と
、前記ゲート絶縁膜に接し前記溝内に伝導体を埋め込み
ゲート電極を形成する工程と、前記溝の上部の前記素子
形成領域表面に高濃度逆導電型領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007451A JPH03211883A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007451A JPH03211883A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211883A true JPH03211883A (ja) | 1991-09-17 |
Family
ID=11666193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007451A Pending JPH03211883A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598171B1 (ko) * | 2004-06-22 | 2006-07-10 | 주식회사 하이닉스반도체 | 함몰형 트랜지스터의 제조 방법 |
| KR100923033B1 (ko) * | 2006-09-26 | 2009-10-22 | 샤프 가부시키가이샤 | 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 |
-
1990
- 1990-01-17 JP JP2007451A patent/JPH03211883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598171B1 (ko) * | 2004-06-22 | 2006-07-10 | 주식회사 하이닉스반도체 | 함몰형 트랜지스터의 제조 방법 |
| KR100923033B1 (ko) * | 2006-09-26 | 2009-10-22 | 샤프 가부시키가이샤 | 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 |
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