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JPS62229976A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JPS62229976A
JPS62229976A JP61071158A JP7115886A JPS62229976A JP S62229976 A JPS62229976 A JP S62229976A JP 61071158 A JP61071158 A JP 61071158A JP 7115886 A JP7115886 A JP 7115886A JP S62229976 A JPS62229976 A JP S62229976A
Authority
JP
Japan
Prior art keywords
diffusion layer
impurity concentration
gate electrode
semiconductor device
forming
Prior art date
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Pending
Application number
JP61071158A
Other languages
English (en)
Inventor
Naoko Takenouchi
竹之内　直子
Katsuhiko Hieda
克彦 稗田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to DE3709708A priority patent/DE3709708C2/de
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Priority to KR1019870003029A priority patent/KR910002037B1/ko
Publication of JPS62229976A publication Critical patent/JPS62229976A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数のＭＯＳＦＥＴを集積形成してなる半導
体装置およびその製造方法に関する。
（従来の技術） 集積回路の微細加工技術の進歩により、実効チャネル長
が１μｍ以下のＭＯＳＦＥＴが作られるようになってき
た。ＭＯＳＦＥＴが微細化されると種々の問題が生じる
。例えば短チヤネル効果により特性が不安定になり、ま
たソース・ドレイン間でパンチスルーを生じ易く耐圧が
低くなる。
またドレイン近傍のピンチオフ領域で衝突電離により基
板電流が発生し、これによりソース接合が順バイアスさ
れてソースから注入されたキャリアにより更に衝突電離
が促される、というフィードバックがかかって、ソース
・トレイン間がプレインダウンするという現象も生じる
。更に０ＭＯ８の場合には、寄生バイポーラトランジス
タによるラッチアップ現象も大きい問題となる。
これらの問題を解決するＭＯ８ＦＥＴ構造として従来、
第４図或いは第５図に示すものが知られている。これら
はｎチャネルＭＯ８ＦＥＴの例である。即ち、ｐ型Ｓｉ
基板４１を用い、フィールド絶縁１１４６で分離された
領域にゲート絶縁膜４２を介してゲート電極４３が形成
され、このゲ・−上電極４３に自己整合されてソース、
ドレイン拡散層が形成されている。ソース、トレイン拡
散層は図示のように、ゲート電極４３に自己整合された
低不純物濃度のｎ−型層４４ｒ　、４４２と、ゲート領
域から所定距離離れてｎ−型１４４ｒ　。
４４２に一部重なるように形成された高不純物濃度のｎ
＋型層４５１．４５２とから構成されている。４７はＣ
ｖＤによるＳｉＯ＋膜であり、ソース電極４８およびド
レイン電極４９はこの５ｉＯｚｌｌ１４７に開けたコン
タクトホールを介してそれぞれｎ＋型１ｍ４５１．４５
２に接触させている。
゛これらのＭＯ８ＦＥＴ構造はＬ　Ｄ　Ｄ　（Ｌ　１ｏ
ｈｔｌｙＤ　ｏｐｅｄ　　Ｄ　ｒａｉｎ）構造と呼ばれ
る。このようにソース、ドレイン拡散層のうちゲート領
域側の部分を低不純物濃度のｎ−型１４４ｔ　、４４２
で構成することにより、チャネル領域の等電位線の歪み
を小さくし、またドレイン近傍での電界集中を小さくす
ることができ、上述した問題点をある程度改善すること
ができる。
しかし第３図の構造では、高不純物濃度のｎ＋型層４５
１．４５２が直接基板４１と接しており、接合破壊を生
じ易いという難点がある。特にチャネル長が１μｍ以下
の微ｐＡＭＯ５ＦＥＴでは、パンチスルーを防止するた
めに基板の不純物濃度を濃くする傾向にあり、この接合
耐圧の低下が大きい問題になる。
一方第４図の構造は、ｎ＋型層４５１．４５２がｎ−型
１４４１．４４２内に形成されているため、接合耐圧の
点では問題ない。しかし、ｎ−型１４４１．４４２の接
合深さが大きいために、パンチスルーが起り易いという
難点がある。
（発明が解決しようとする問題点） 以上のように従来提案されているＬ　Ｄ　Ｄ　ｅｌｌ造
では、ソース、ドレインの接合耐圧を十分大きく保ち、
しかもパンチスルーを確実に防止することが困難であっ
た。
本発明は上記した点に鑑みなされたもので、ＭＯＳ　Ｆ
　Ｅ　Ｔをその素子特性を劣化させることなく微細化す
ることを可能とした半導体装置およびその製造方法を提
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、基板上に複数個集積形成されるＭＯＳＦＥＴ
のソース、ドレイン領域のうち少なくともトレイン領域
を、ゲート領域に隣接する部分で浅く、ゲート領域から
所定距離をおいて階段状に深くなる低不純物濃度の拡散
層と、この拡散層内のゲート領域から所定距離離れた部
分の表面に形成された高不純物濃度の拡散層とから構成
したことを特徴とする。より具体的には、前記低不純物
濃度の拡散層を、ゲート電極に自己整合された第１の拡
散層と、ゲート絶縁膜から所定距離をおいて第１の拡散
層より深く形成された第２の拡散層とから構成し、前記
高不純物濃度の拡散層は第２の拡＠層内にこれより浅く
形成された第３の拡散層により構成する。
また本発明の方法は上記の如きＭＯＳＦＥＴを形成する
に際して、ゲート電極をマスクとして不純物をドープし
て低不純物濃度の第１の拡散層を形成し、次にゲートＮ
極側壁段差部に自己整合的にマスク材を形成して、この
マスク材とゲート電極をマスクとして不純物をドープし
て低不純物濃度の第２の拡散層を形成し、更に前記マス
ク材とゲート電極をマスクとして不純物をドープして第
２の拡散層表面部に高不純物濃度の第３の拡散層を形成
する。
（作用） 本発明のＭＯ８ＦＥＴ構造では、ソース、ドレイン領域
の拡散層が基板に接する部分は低不純物濃度層であるた
め、衝突電離を起こしにくく、また接合耐圧が高いもの
となる。また低不純物濃度の拡散層が階段構造となって
いるため、バンチスルー耐圧が改善され、短チヤネル効
果も抑制される。
また本発明の方法によれば、ソース、ドレイン領域を構
成する第１〜第３の拡散層は全て自己整合的に形成され
、微細寸法で優れた特性のＭＯＳ　Ｆ　Ｅ　Ｔをもつ集
積回路を実現することができる。
（実施例） 以下本発明の詳細な説明する。
第１図は一実施例のＭＯ８ＦＥＴ構造を示し、第２図（
ａ）〜（ｅ）はその製造工程断面図を示す。これを製造
工程に従って説明すると、先ずｐ型Ｓｉ基板１１にフィ
ールド酸化膜１２を形成し、素子領域に２００人程人程
ゲート酸化１１１３を形成した後、４０００人程度０リ
ンを含む多結晶シリコン膜によりゲート電極１４を形成
する。次いでゲート電極１４をマスクとして用いて例え
ば、加速電圧１５ＫｅＶ、ドーズｆｆ１３Ｘ１０１３１
０２の条件でリンをイオン注入してソース、ドレイン領
域にｎ−型層（第１の拡散層）１５１゜１５２を形成す
る〈第２図（ａ））。その後全面を熱酸化して酸化！１
１６を形成した後、シランガスを用いたＣＶＤ法により
全面に酸化Ｉｌ！Ｊ１７を堆積する（　（１））　）。
そして例えば反応性イオンエツチング（ＲＩＥ）法によ
り全面エツチングして酸化膜１７をゲート電極１４の側
壁段差部にのみマスク材として自己整合的に残置させる
。この後酸化１１１７およびゲート電極１４をマスクと
して例えば、加速電圧３０ＫｅＶ、ドーズ量３×１０”
／ｃｍ２の条件でリンをイオン注入してｎ−型層（第２
の拡散層）１８１，１８２を形成する（第２図（Ｃ））
。更に続けて例えば、加速電圧４０ＫｅＶ、ドーズｆｉ
５Ｘ　１０”　／ｃＪＲ２の条件でヒ素をイオン注入し
てｎ４″型ＥＪ１９ｔ。
１９２　（第３の拡散層）を形成する（第２図（ｄ））
。この後全面の熱酸化を行って、拡散層の不純物を活性
化する。こうしてゲート領域に自己整合された低不純物
濃度の浅いｎ−型層１５１゜１５２と、これらに重なる
低不純物濃度の深いｎ−型層１８１．１８２と、高不純
物濃度で浅いｎ′″型層１９１．１９２とからなるソー
ス、ドレイン領域が形成される。この後全面をｃｖｏｍ
化Ｉｌｌ　２０で覆い、コンタクトホールを開口してソ
ース電極２１．ドレイン電極２２その他の配線を形成し
てＭＯＳＦＥＴが完成する（第２図（ｅ））。
この実施例によれば、ソース、トレイン拡散層のうちグ
ー１〜領域に接する部分を低不純物濃度のｎ−型層１５
１，１５２で構成しているため、衝突電離を抑制して信
頼性を向上することができる。
またソース、ドレイン拡散層のうち高不純物濃度のｎ＋
型層１９１．１９２はｎ−型層１８１゜１８２より浅く
形成されていて基板１１と直接接合を構成しないため、
接合耐圧が高いものとなる。
また低不純物濃度の拡散層がｎ−型層１５１゜１５２と
ｎ−型層１８１．１８２により、階段状に深くなるよう
に形成されているため、基板内部での実効的なソース、
ドレイン領域間の距離が表面部より大きく、従ってパン
チスルー耐圧が改善され、短チヤネル効果も抑制される
。
またこの実施例の方法によれば、３層からなるソース、
ドレイン拡散層が全て自己整合的に形成され、微細ＭＯ
８ＦＥＴを用いた集積回路の信頼性向上１歩留り向上が
図られる。
本発明は上記実施例に限られるものではない。
例えばソース、ドレイン領域の第１〜第３の拡散層の形
成順序は適宜変更することが可能である。
また第１〜第３の拡散層の形成条件も、本発明の趣旨を
逸服しない範囲で変更することができる。
更に実施例ではソース、ドレイン領域の構造を同様のも
のとしたが、衝突電離や接合耐圧が問題になるのは逆バ
イアスが印加されるドレイン領域側であるから、少なく
ともドレイン領域側にその拡散層構造を適用すれば同（
藁の効果が得られる。
更に上記実施例ではｎチャネルＭＯ５ＦＥＴの場合を説
明したが、ｐチャネルＭＯ８ＦＥＴの場合は勿論、０Ｍ
Ｏ８構造の場合にも本発明を適用することが可能である
。また本発明におけるＭＯＳＦＥＴは、ゲート絶縁膜と
して熱酸化膜を用いたちの以外に、他の絶縁膜例えばシ
リコン窒化膜等を用いたものも含む。
［発明の効果］ 以上述べたように本発明によれば、従来のＬＤＤ構造の
問題を解決して、微細ＭＯ８ＦＥＴの接合耐圧およびパ
ンチスルー耐圧を同時に向上させて、信頼性の高い素子
特性を得ることができる。
また本発明の方法によれば、この様な優れた特性の微細
ＭＯ８ＦＥＴ＠簡単に且つ制御性よく、高い歩留りで実
現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＯＳＦＥＴの断面構造を
示す図、第２図（ａ）〜（ｅ）はその製造工程を示す断
面図、第３図および第４図は従来のＭＯ３ＦＥＴ構造を
示す図である。 １１・・・ｐ型３ｉ基板、１２・・・フィールド絶縁膜
、１３・・・ゲート酸化膜、１４・・・ゲート電極、１
５１゜１５２・・・ｎ−型＠（第１の拡散層）、１６・
・・熱酸化膜、１７・・・ＣＶＤｌ１化膜（マスク材）
、１８ｔ。 １８２・・・ｎ−型層（第２の拡散層）、１９ｒ。 １９２・・・ｎ＋型層（第３の拡散層）、２０・・・Ｃ
ＶＤ酸化酸化２１・・・ソース電極、２２・・・ドレイ
ン電極。 出願人代理人　弁理士　鈴江武彦 襄　２　図 第２図

Claims (3)

    【特許請求の範囲】
  1. （１）複数のＭＯＳＦＥＴを集積形成してなる半導体装
    置において、ＭＯＳＦＥＴのソース、ドレイン領域のう
    ち少なくともドレイン領域を、ゲート領域に隣接する部
    分で浅く、ゲート領域から所定距離をおいて階段状に深
    くなる低不純物濃度の拡散層と、この拡散層内のゲート
    領域から所定距離離れた位置の表面部に形成された高不
    純物濃度の拡散層とから構成したことを特徴とする半導
    体装置。
  2. （２）前記低不純物濃度の拡散層は、ゲート電極に自己
    整合されて形成された第１の拡散層と、ゲート電極から
    所定距離をおいて第１の拡散層より深く形成された第２
    の拡散層とからなり、前記高不純物濃度の拡散層は前記
    第２の拡散層内にこれより浅く形成された第３の拡散層
    らなる特許請求の範囲第１項記載の半導体装置。
  3. （３）半導体基板にＭＯＳＦＥＴを集積形成する半導体
    装置の製造方法において、基板にゲート絶縁膜を介して
    ゲート電極を形成する工程と、前記ゲート電極をマスク
    として不純物をドープしてソース、ドレイン領域に低不
    純物濃度の第１の拡散層を形成する工程と、前記ゲート
    電極側壁段差部に自己整合的にマスク材を形成する工程
    と、前記ゲート電極とマスク材をマスクとして不純物を
    ドープして前記第１の拡散層より深い低不純物濃度の第
    ２の拡散層を形成する工程と、前記ゲート電極とマスク
    材をマスクとして不純物をドープして前記第２の拡散層
    より浅い高不純物濃度の第３の拡散層を形成する工程と
    を備えたことを特徴とする半導体装置の製造方法。
JP61071158A 1986-03-31 1986-03-31 半導体装置およびその製造方法 Pending JPS62229976A (ja)

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